JPS5847596Y2 - 半導体装置 - Google Patents

半導体装置

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JPS5847596Y2
JPS5847596Y2 JP1979122908U JP12290879U JPS5847596Y2 JP S5847596 Y2 JPS5847596 Y2 JP S5847596Y2 JP 1979122908 U JP1979122908 U JP 1979122908U JP 12290879 U JP12290879 U JP 12290879U JP S5847596 Y2 JPS5847596 Y2 JP S5847596Y2
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Description

【考案の詳細な説明】 本考案は、半導体装置特に冗長ビットを備えたメモリや
冗長ゲートを備えたロジック等において、不良ビットや
不良ゲートのアドレスの記憶などに用いられる読取り専
用メモリ素子を有する半導体装置に関する。
一般に大容量メモリやロジックなどにおいては、１個ま
たは２個のメモリ素子または論理ゲートが不良であると
いうチップが多く発生し、歩留の低下を招いている。
これら１，２の不良素子を良品素子に換えることができ
ればチップ全体を良品化し、製品歩留りを大幅に向上さ
せることができる訳で、この目的でチップに冗長ビット
や冗長ゲートを設けておき（以下メモリの場合について
説明する）、不良ビットが発見されると配線を変更して
該不良ビットの代りに冗長ビットが使用されるようにし
てチップ全体を良品化することが行なわれ始めている。
これには、製作されたチップを試験して不良ビットのア
ドレスを検知し、該アドレスが呼出されるときは不良ビ
ットに代えて冗長ビットが選択されるようにする必要が
あり、この不良ビットの切離しおよび冗長ビット選択の
ためのアドレスデコーダの形成にフユーズ型の読取り専
用メモリ素子ＲＯＭが使用される。
限定するものではないが本考案はかかる用途に用いられ
るフユーズＲＯＭに係るものである。
ところで、この種のフユーズ素子は半導体基板表面の絶
縁層上にフユーズとなる導電体薄片およびその配線を蒸
着、気相成長などにより形成し、表面をリンシリケート
ガラスＰＳＧなどの保護膜で覆ってなる。
使用にあたっては複数個のかかるフユーズ素子を用意し
、各フユーズ素子をアドレスの各ビットに対応させ、そ
の各ビットの１．０に応じてフユーズ素子をそのままと
し、または溶断する。
溶断は配線を通して電流を流すことにより行ない、そし
てこの配線には、制御用のＭＯＳトランジスタなどが含
まれているからフユーズ溶断電流は該トランジスタ等が
通電可能な値のものであり、余り大きくはない。
しかしながら、かかるフユーズ素子の溶断状況および溶
断後の状態を詳細に検討してみると溶断は必ずしも確実
ではなく、通電しても溶断しないものも発生し、また、
たとえ溶断したとしてもその切断部分のギャップが広く
なく、部分的に接触したりして信頼性に欠ける。
そこで上記従来の欠点を解消すべく種々研究した所、フ
ユーズ溶断不確実は被覆膜に起因するものであり、配線
間にまたがるフユーズ上の被覆膜の全部あるいは一部を
取除いて、該フユーズの表面を外部に露出させると、フ
ユーズ溶断は容易になり、その切断部分に発生するギャ
ップも充分広くなることを見出し、本考案を完成するこ
とができた。
即ち本考案の半導体装置は半導体基板上の絶縁層にフユ
ーズを埋設し、該絶縁層に窓あけして該フユーズに配線
を取付け、該配線および絶縁層の表面を被覆膜で覆って
なる読取り専用メモリ素子を持つ半導体装置において、
該フユーズ上の絶縁層および被覆膜を部分的に取除いて
フユーズの一部を露出させ、溶断処理後に露出部を樹脂
で被覆してなることを特徴とするが、以下、本考案を図
面に示す実施例に従って詳細に説明する。
第１図において、１はフユーズＲＯＭ素子であり、この
素子１は半導体基板Ｓの表面の５ｉ０２等からなる絶縁
層２に埋設された多結晶シリコンからなるフユーズ３と
、該フユーズ３の両端に端部が接続さ札かつ絶縁層２上
に配設されたアルミニュウム等からなる配線４，４′と
、該配線４゜４′及びフユーズ３上を覆うＰＳＧ膜、Ｓ
ｉＯ膜などの被覆膜６からなっている。
このようなフユーズ素子の製作は、周知の通りで、半導
体基板Ｓ表面に熱酸化、ＣＶＤ法などによりＳｉＯ□絶
縁層２を被着形成し、次いで全面に多結晶シリコンを気
相成長させ、ホトリソグラフィによりこれをパターニン
グしてフユーズ素子３を作り、更に気相成長等により５
ｉ０２絶縁層を積み、ホトプロセスにより配線４，４′
とフユーズ３との接触用窓およびフユーズ表面部分の窓
を形成し、次いで全面にアルミニュウム蒸着を行ない、
パターニングして配線４，４′を形成し、更に全面にＰ
ＳＧなどの被覆膜６を被着して完成とする。
なお、これらの諸工程は半導体基板Ｓ上の図示しない半
導体素子の製造工程と一部又は全部共用して行なわれる
のが普通である。
このようなフユーズ素子ではフユーズ３が被覆膜６によ
り覆われているから前述のようにフユーズ溶断に問題が
あった。
そこで本考案では第２図に示すように、被覆膜６に穴７
を形成する。
この穴７は、フェース３上の被覆膜６の全部または一部
をホトプロセスにより取除くことによって形成する。
フユーズ３表面は、この穴７の形成により外部（空気中
）に直接接触するように露出されている。
なお、穴７は、勿論すべてのフユーズ素子にあけ、当該
フユーズが溶断されるか否かは問わない。
上記穴７の形成方法は、まず、予じめ溶断部分となる予
定のフユーズ３部分（一般にはフユーズ中央）上部の被
覆膜６をマスクの開口部により露出してエツチングを行
ない、当該部分を取除いて形成する。
第３図にその状態を示し、５はマスクの開口部である。
かかるフユーズ素子の切断に当っては配線４゜４′を通
して小電流を流し、フユーズ３を溶断する。
この溶断のとき、フユーズ３の穴７部分は、外部（空気
中）に露出しているから溶断が容易となり、かつ切り跡
が非常にすっきりし、溶断部分のギャップが広くなって
後で再び溶断部分が接触し、オン状態となってしまうよ
うなことはない。
溶断しないフユーズ素子は第２図の状態のままとなる。
フユーズ３は表面一部または溶断面が露出するから、湿
気等の影響を防ぐために、簡単に塗布できるポリイミド
等の合成樹脂で溶断処理後、表面全体を被覆する。
このように、本考案の半導体装置によるときは、フユー
ズ上の被覆膜の全部または一部を取除いて、該フユーズ
表面を外部に露出したので、フユーズが通電で容易に切
断できる。
しかも、従来のように切断部間隙が微小でその後相互の
接触によって再び導通状態となる等の不具合を生ずるこ
となく、ギャップの広い確実な切断部分を得ることがで
きる。
かかるフユーズＲＯＭを使用すれば不良ビットを救済す
るために、不良ビットから予備ビットへ容易に、かつ確
実に切換えることができるから、製品の歩留りの向上を
図ることができる他、製品の信頼性向上をも図ることが
できる等の効果が得られる。
【図面の簡単な説明】
第１図及び第２図は、本考案の半導体装置の実施例を示
す一部拡大断面図で、第１図はフユーズ上の被覆膜を取
除く以前、第２図は以後の状態を示す図、また第３図は
第１図の要部平面図である。 １・・・・・・半導体装置、３・・・・・・フユーズ、
４，４′・・・・・・配線、６・・・・・・被覆膜、７
・・・・・・穴。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体基板上の絶縁層にフユーズを埋設し、該絶縁層に
    窓あけして該フユーズに配線を取付け、該配線および絶
    縁層の表面を被覆膜で覆ってなる読取り専用メモリ素子
    を持つ半導体装置において、該フユーズ上の絶縁層およ
    び被覆膜を部分的に取除いてフユーズの一部を露出させ
    、溶断処理後に露出部を樹脂で被覆してなることを特徴
    とする半導体装置。
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