JPS5844817A - パルス幅変調方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はパルス幅変調方式に関し、例えば家庭用ビデ
オテープレコーダ（以下ＶＴＲと称する）の回転ヘッド
ディスクモータとかキャプスタンモータのサーボ回路に
使用して好適する。

一般に家庭用ＶＴＲの回転ヘットディスクモータとかキ
ャプスタンモータに対しては、記録ビデオ信号の垂直同
期信号に同期させたり、再生コントロールパルスを使っ
て正確にテープ走行をコントロールするため速度制御及
び位相制御を行って精密にサーボをかける必要がある。

従来ディスクリートのトランジスタ回路やバイポーラ形
集積回路を使ったサーボ方式では、コンデンサと抵抗に
よるＣＲ時定数を利用して、サンプリングホールド処理
を行い、直流誤差電圧を得、モータをコントロールして
いた。

その後デジタルＩＣの進歩により、水晶発振等の正確な
りロックパルスを基準として、計測対象となる信号間の
位相差、あるいは信号の周期をデジタル数に変換し、こ
れをデジタル・アナログ変換して操作量としてモータド
ライブ回路に帰還する方法が開発されている。この場合
のデジタルアナログ変換は、計測の結果得たデジタル、
数に応じて、正確な基準クロックパルスを使ってパルス
幅変調（ＰＷＭ）を行うものである。

第１図は従来のパルス幅変調回路であり、カウンタ１１
は、スタートパルスＰｌが入力するさ、第２のクロック
パルスＣＰ２をカウントすることができる。このカウン
タ１ノのカウント出力は、メモリ１２に加えられるが、
このメモリ１２は、ストアパルスＰ２が入力したときに
前記カウンタ１１のカウント出力をラッチすることがで
きる。ここでスタートパルスＰ１として垂直同期パルス
、ストアパルスＰ２として回転ヘッドディスクの回転検
出パルスを用いね、ば、垂直同期パルスさ回転検出パル
スとの位相差が前記カウンタ１ノのカウント値であられ
される。

メモリ１２のイ呆持内容は、コンパレータ１３の一方の
入力端に加えられる。このコンパレータ１３の他方の入
力端には、カウンタ１４のカウント出力が加えられてい
る。このカウンタ１４の第２のクロックパルスＣＰ２を
カウントしており、そのキャリー出力は、フリップフロ
ップ回路１５のセット入力端子に加えられる。また、こ
のフリップフロップ回路１５のリセット入力端子には、
前記コンパレータ１３の一致パルスが加えられる。した
がって、フリップフロップ回路１５の出力は、一定周期
のキャリー出力が得られた時点でセットされ、メモリＪ
２の内容に応じて発生タイミングが異なる一致パルスの
伶られた時点でリセツＩ・されるＰＷＭ波となる。

ところで、自動制御系としては、回転を検出する信号の
周期であるサンプリング周波数は高い方が望ましく、そ
れに対してＰＷＭのキャリア周波数は充分に高い方が望
ましい。才たデジタル数の精度を決めるビット数は多い
方が望才しい。これらを考慮すると、基準クロックパル
ス周波数は非常に画くなってしまう。例えばサンプリン
グ周波数２００Ｈ７，、ＰＷＭ周波数５ＫＨ２として、
デジタル数の精度を１２ビツトとするさ、基準クロック
パルス周波−数は２０ＭＨｚに達する。これでは窩集積
化が可能なＭＯ８ＩＣやＩ　Ｌ　（Ｉｍｔｅｇｒａｔｅ
ｄ　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ　）テは動かない
ので、１つの対策として従来はＰＷＭ周波数をやむを得
ず２ＫＨ２程度才で下げ、さらにテジタル精度を１０ビ
ット程度まで下げるこ古が行なわれている。しかしなが
ら、この方法であるとＰＷＭ波のキャリアを除くための
ローパスフィルタの特性がサーボループの位相特性まで
影響を及ぼしたり、さらには非線形領域の応答特性が悪
化することがあるという欠点を有していた。

この発明は上述の事情に対処すべくなされたもので、比
較的低い周波数のクロックパルスを使って、しかもＰＷ
Ｍキャリア周波数を比較的高くできる修正形のパルス幅
変調方式を提供することを目的とする。

第２図は本方式の基本的な構成図であり、２５は第１の
カウンタであり、入力端子２ノにスタートパルスＰ、が
入力するとクロックパルスＣＰ１をカウントするように
なる。このカウンタ２５のカウント出力のうち、下位ビ
ットは第１のメモリ２６の一方の入力端子に加えられ、
上位ビットは第２のメモリ３ｏの入力端子に加えられる
。第１．第２のメモ１）２ｅ、３ｏは、入力端子２２を
介して加えられるストアパルスＰ２が入力した古きに入
力端に加えられている内容を保持し、出力端に導出する
。

第１のメモリ２６の内容は、コンパレータ２７の一方の
入力端に加えられる。このコンパレータ２７の他方の入
力端には、第２のカウンタ２８のカウント出力が加えら
れている。そして、第２のカウンタ２８のキャリー出カ
とコンパレータ２７の一致出力とは、フリップフロップ
回路２９のセット端子、リセット４を子にそれぞれ加え
られる。

したかつて、カウンタ２５、メモリ２６、コンパレータ
２７、カウンタ２８、フリップフロップ回路２９の系統
をみた限りでは、第１１ン１のものと同様な機能動作を
イ４る。

次に、この発明においては、前記キャリー出力は、第３
のカウンタ３ノにも入力される。この第３のカウンタ３
ノのカウント出力は、比較器３２の一方に入力される。

この比＋１１Ｍ６３２の他方Ｏこは、前記η４２のメモ
リ３０の保持出力が加えられる。この比較器３２は、第
２のメモリ３０の保持内容に応じて、カウンタ３ノの出
力を用い、ＰＷＭ波修正度を決定するものである。

つまり、メモリ３０、比較器３２、カウンタ３１は、Ｐ
ＷＭ波１し正マクニチュードを決定するもので、この動
作は後で詳述するっ比較器３２の出力は、同期化回路３
３に入力される。

この同期化回路３３は、入力端子２３から禁止回路３４
を１市してカウンタ２８にクロックパルスＣＰ２か入力
するのを禁示するの６ご、禁止タイミンクをとるための
ものである。

上古ｖ第２図の回路を受に具体的にした例が第３図に示
す回路である。第２図と同一部は、同符号を付して曲間
する。第３図において、カウンタ２互は１＋１］えば１
２ビツト、第１のメモリ２６は８ビツト、第２のメモリ
５ｏ１１４ビツト、カウンタ３１は４ビツトさして説明
する。□カウンタ３１のカウント出力と、第２のメモリ
３０のカウント出力は、出力ビツト数が同じである。比
較器３２には、この出力ビツト数と同じ数のアンド回路
４１，４２，４３．４４が設けられている。各アンド回
路は、第２のメモリ３ノの内容とカウンタ３ノの内容と
の対応ビット間の論理積をおる。ここで対応ヒツトは、
−上位、下位方向に各内容をみた場合に、互いの内容が
上位、下位で逆方向となるように対応づけられている。

つ才り、上位のビットと下位のビットが逆配列関係とな
るように対応づけられている。アンド回路４１〜４４の
出力は、同期化回路３３を構成するＤクイブフリツブフ
ロツブ回路４５〜４８の各対応するデータ入力端子と、
オア回路４９・〜５２の各第１入力端に加えられる。オ
ア回路４９〜５２の各第２入力端には、前ｉｅＤタイプ
フリップ″フ１フツプ回路４５〜４８の各反転出力が加
えられる、また、ｌ）タイプフリップフロップ回路４５
〜４８の各り１つツク入力端には、先の入力端子２３か
ら加えられるクロックパルスか入力される。そしてオア
回路４９〜５２の各出力端は、桧止回路３４としてのア
ンド回路に接続される。同期化回路３３ハ、クロックパ
ルスＣＰ２に同、ｎｕｂて、アンド回路４１〜４４の出
力の（ｆｉｌれか１つでも零（ロウレベル）になった際
、そσ）立下りに同勘して禁止パルスを出力する。

次に上記した回路の動作ヲｈ足明する。この回路による
と、クロックパルスｃｐ、ｐたとえは１、２８　Ｍ　Ｈ
Ｚ古しても、メモリ２６が８ヒツト、カウンタ２８も８
ヒツトであるから、５に、、ＨｚのＰＷＭ波きなる。こ
のますでは、量化誤差が大きいので、これを補完して精
度を上げるために、本回路の特徴部分が動作するっつま
り、本回路（こては、ＰＷＭ波のキャリア周期を自動的
に修正する。っ 第４図に示すように、８ビツト構成のＰＷＭ波発生部は
、１周期で２５６個のクロックパルスＣＰ２を要するが
、このクロックパルスＣＰ２を適当なタイミンクで禁止
すれば、２５７個のＰＷＭ波周期に延ばすことができる
。つまり、Ｐ　Ｗ　Ｍ波の周期を第４図ｆａ）　、　ｆ
ｂ）に比較して示す、ように、２５６Δｔから２５７Δ
ｔにｑルばし、例えは立上りから立下りまでの期間Ｔ１
をＴ１＋］ Δ１にすることができる。但しΔｔ−、ｆｃｐｃｐ はクロックパルス周波斂である。このよう番こするため
には、たとえば周期の始め、つまりスタート時（キャリ
ー出力を得る前）にクロックパルスＣＰ２がカウンタ２
８に入力するのを１個分禁止すればよい。この修正は、
ハイレベルの期間が変るのみならす、周期も変るが修正
部分が全周期に比べて小さいので、１／２５６と１／２
５７とは略同じとみてよい。

このような修正を、ＰＷＭ波のたとえば、１６周期に１
回だけ修正したとすると、１／１６たけアナログ電圧が
変ったことになりそれだけデジタルアナログ変換梢度が
上ったことになる。

次に、１６周期に複数回の修正を行なおとした場合は、
その修正位置は、できるだけ均等番こ配分した方がよい
。たとえば１６周期に４回行うとすると、４周期毎に１
回行った方が、２ｗＭ波をアナログ変換した際、修正の
効果が時間的に平均して現われる。そこで本回路では、
メモリ３０の４ｂロデータを用いて修正する場合、■偶
数周期で修正する場合は、必す均等ζこ修正し■かつ２
進加算的に修正し各ビットにおける修正位置は変更しな
い。この■■の条件を設定するために、メモリ３０のカ
ウント内容出力において、「１，２，４，８」のカウン
トビットをとりだしている。

具体的に第５図を参照して述べると、第５図（ａ）は、
無修正のＰＷＭ波であり、第５　図（ｂｌ　〜ｆｐｌは
禁止パルスが禁止回路３４に入力するタイミングパルス
例である。

今、ＰＷＭ波の１６周期Ｔ＋６に１回修正するものとす
ると、第５図（ｂ）のタイミンクパルスｌ）１が得られ
る。次に、１６周期Ｔ１４１に２回修正を行うとすると
第５図（ｃｌのタイミンクパルスＣ１が得られる。つま
り、カウンタ３）は、カウンタ２８のキャリーをカウン
トしているため、カウンタ３ノの各ビット出力Ｙ＋　　
＋　Ｙｔ　ｒ　Ｙｔ　ｌＸ８は、第６図（ａ）〜（ｄｉ
に示すようになる。ここで、メモリ３０の各ビット出力
Ｘｌ　　ｒ　Ｘ２　＋Ｘ４＋Ｘ８は、倒れのモードの禁
止パルスを得るのか決定する。例えば、今、各ビット出
力ｒｘ、。

ｘ２　、ｘ番　、Ｘｓ」がｒｌ、Ｏ，Ｏ，ＯＪで・あっ
たとする。この場合は、アンド回路４４に出力「１」を
得ることかできる。カウンタ３１のビット出力「ｙλ」
は、１６周期毎に立下るから、同期化回路３２はこの立
下りタイミングでかつ、クロックパルスＣＰ２に同期し
て禁止パルスを出力する。このときの禁止パルスモード
は、第５図ｆｂｌに示すようにＰＷＭ波の１６周周期上
なり、このときの波形が修正される。

Ｉ’ｘＩ　ｌＸ２　　ｌＸ４　　＋ｘｓＪ＝ｒｌ、Ｏ，
０゜０」が変らなければこの修正が繰り返えされ、全体
を平均化すればｒｌ、０，０．ＯＪの内容に対応した分
修正されたことになる。また’　ｘｌ＋　Ｘ２　１　ｘ
４１　ｘａ　Ｊ　−ｒ　Ｏ＋　１　＋　Ｏ＊０」であれ
ば、アンド回路４３の出力が「１」となり得る。「ｙ４
」は８周期毎に立下るパルス列であるから、第５図（ｃ
ｌに示すような禁止パルス列モードなる。さらに［ｘｌ
　　＋　Ｘ２　＋　ｘ４＋Ｘ、Ｊ＝ｒｌ、１，０．ＯＪ
であったとするとアンド回路４３．４４の出力が「１」
となり得る。そして、ｒｙｓＪｒ−ｙ＊Ｊはそれぞれ１
６周期、８周期毎に立下るから、第５図（ｄｉに示す禁
止パルスモードなる。しかし、このモードは、第５図（
ｂｌ　、　（Ｃ１のモードを２進加算的に合成すれば得
られる。したがって、１６周期の毎周期を修正しようと
すれば［ｘｌ　、Ｘ２．ｘ４．ｘ８」＝ｒｌ、］、１．
ＩＪに設定すれば良く、この場合は、第５図（ｂｌ　、
　（Ｃ１、ｔｅｌ　、　（Ｉのモートを合成すれば良い
。これによって、全体を平均的に修正補完することがで
きる。

上記したｒｘ＋　　＋　Ｘ２　　！　Ｘ４　、Ｘｓ　Ｊ
の例としてｒｌ、０．Ｏ，ＯＪ　　Ｉ’０．１．Ｏ，Ｏ
Ｊ。

ｒｌ、１．Ｏ，ＯＪ　　、ｒｌ、１，１．ＩＪを示した
が、このカウント内容についての意味は次の如く説明で
きる。今、ＰＷＭ波の目標値は、メモリ２６の内容がｒ
ｏ、ｏ、・・・１，０．ＯＪであり、メモリ３０の内容
かｒｏ、０，０．ＯＪであるとき理想であったとする。

この場合は、メモリ２６の内容に対応したＰＷＭ波が得
られテイル。（無修正）ここで、ストアパルスＰ２のタ
イミングが遅れて、メモＩＪ　ｓ　ｏの内容がｒｘｌ　
　ｌＸ２　１Ｘ４　　＋Ｘ５Ｊ＝ｒｌ＋　０．０゜０」
になったとすると、これは、クロックパルスＣＰ、の１
個分だけラッチタイミングが遅れたことを意味する。し
たがってこの場合は先のように１６周期に１回の修正が
行なわれる。これによってＰＷＭ波をアナログ変換した
場合その出力の９？Ａが行なわれる。次にメモリ３０の
内容が”’＋　　、Ｘ２　１　Ｘ４１　ｘ８　Ｊ　＝ｒ
０１１゜０．０」になったとする。このことは、ストア
パルスＰ２によ６ラツチタイミングがさらζご遅れたこ
おを意味する。したがってこの場合は、先のように８周
期に１回のＰＷＭ波修正が行なわれる。つまり、微細な
ずれは、４ｂ目のメモリ３０に内容によってそのタイミ
ングすれに応じたＰＷＭ波修正が行なわれることになる
。

上述したように本発明によると、クロックパルスＣＰ２
の周波数を精度を高くする為に高い周波数に設定する必
要はなく、アナログ変換するのζご都合の良い周波数Ｏ
ζ選ぶことができ設計の自由度が拡大される１、また、
クロックパルスＣＰ、の周波数を但＜シたからと言って
従来の如＜ＰＷＭ波のキャリア周波数を低くする必要は
ない、これは第１．第２のメモリを用いて上位ピッ！・
と下位ビットを分割したことによる。

さらに本発明によると、無修正のＰＷＭ波に対して修正
を行うことができ、その全体的にみた精度を高くするこ
とができる。なお修正手段としては、第２のメモＩＪ　
ｓ　ｏの内容を、予じめ禁止パルスモードを記憶してい
る演算器に入力してその内容に応じて修正タイミングを
得るようにしてもよいが、この場合は回路構成が抜雑に
なる。しかし本発明の実施例のものを用いれば非常に簡
単な構成で安価に実施可能であり、集積回路化するにも
適している。上述した説明において、修正のために抽出
するビット数は、４ビツトの場曾を述べたがこのビット
数は任意である。また第３図の回路は、パルスの極眩、
その他ビット数により種々変形できることはもちろんで
ある。

このように本発明は、簡単な構成で、高精度、低リップ
ルの修正ＰＷＭ波を発生し得るパルス幅変調方式を提供
できる。

【図面の簡単な説明】

第１図は従来のパルス幅変調回路の構成説明図、第２図
はこの発明の一実施例を示す構成説明図、第３図は第２
図の構成をさらに具体的に示した回路図、第４図（ａｌ
　、　（ｂｌ、第５図（ａｌ〜（ｐｌ、第６図（ａｌ〜
（ｄ）は第３図の回路動作説明するのに示した動作信号
波形図である。 ２５．２８．３１・・カウンタ、２６．３０・・・メモ
リ、２７・・・コンパレータ、３２・・・比較器、３３
・・・同期化回路、３４・・・禁止回路。

Claims (1)

【特許請求の範囲】
1. 比較対象となる第１のパルスと第２のパルスの間隔を第
   １のカウンタの第１のクロックパルスカウント数でとり
   たし、このカウント内容をメモリに保持しておき、第２
   のクロックパルスをカウントする第２のカウンタのカウ
   ント数と該メモリの内容とをコンパレータにて比較し、
   該コンパレータの一致出力と前記第２のカウンタのキャ
   リー出力とをフリップフロップ回路に加えてパルス幅変
   調出力を得るパルス幅変調方式において、前記メモリと
   して前記第１のカウンタのカウント出力の周期の早い上
   位ビットと周期の遅い下位ビットとの内容をそれぞれ保
   持する第１．第２のメモリを設け、また前記第２のカウ
   ンタのキャリー出力をカウントする第３のカウンタを設
   け、前記カウント出力の周期の早い上位ビットの内容を
   保持した第１のメモリの各ビット内容に応じて前記第３
   のカウンタの各ビット出力を選択し、その選択出力によ
   って前記第２のカウンタに入力する第２のクロックパル
   スの禁止位置を決めることにより、パルス幅変調波を修
   正するようにしたことを特徴とするパルス幅変調方式。