JPS5844812A - Delay device - Google Patents

Abstract

PURPOSE:To change a delay time while keeping a clock frequency constant, by taking the delay time longer through the stopping of transfer clock and compensating missing of information caused due to the delay with a plurality of charge coupling elements. CONSTITUTION:An input signal (a) is applied to charge coupling elements 2, 3 in parallel connection. A transfer clock having a halt period for nonoverlapping period is applied to the elements 2 and 3. A delay corresponding to the halt period can be obtained by stopping the transfer clock. Thus, the delay time can be changed by changing the halt time. The charge coupling elements 2, 3 are connected in parallel and driven with the transfer clock of different phase, allowing to compensate the missing of informaiton produced due to disable write of information caused by the stopping of the clock.

Description

【発明の詳細な説明】 本発明は、信号遅延素子として電荷結合素子を用いる遅
延装置に関し、簡易な構成で遅延時間を変えることので
きる装置を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a delay device using a charge-coupled device as a signal delay element, and provides a device that can change delay time with a simple configuration.

電荷結合素子の基本的機能の一つとして信号遅延がある
。その遅延時間は、電荷結合素子に与えられる転送りロ
ックの周波数及び段数により、（段数）／（クロック周
波数）　〔秒〕で決定される。段数は個々の素子で固定
的に定１っており、電荷結合素子を可変遅延素子として
利用しようとする場合にはクロック周波数を変化させな
ければならない。寸だ、標本化定理によれば信号帯域幅
は （クロック周波数）／２ である。One of the basic functions of a charge-coupled device is signal delay. The delay time is determined by the frequency of the transfer lock applied to the charge-coupled device and the number of stages, as follows: (number of stages)/(clock frequency) [seconds]. The number of stages is fixed for each element, and if a charge-coupled device is to be used as a variable delay element, the clock frequency must be changed. According to the sampling theorem, the signal bandwidth is (clock frequency)/2.

従って、クロック周波数は遅延時間と信号帯域幅の両方
を決定するものであり、両方の条件を満足し得るクロッ
ク周波数の可変範囲を考えると実用範囲は狭いものとな
る。Therefore, the clock frequency determines both the delay time and the signal bandwidth, and when considering the variable range of the clock frequency that can satisfy both conditions, the practical range is narrow.

更に、電荷結合素子の出力信号にはサンプリングクロッ
クノイズが重畳されているため、低域Ｐ波器に通してク
ロック周波数成分のノイズを除去する必要があり、クロ
ック周波数を変化させて電荷結合素子を可変遅延素子と
して使用する場合には、定まった周波数だけでなくある
幅を持った周波数範囲を減衰し得る低域ｐ波器が必要と
なって構成が複雑になってしまい実用性に乏しいものと
なる欠点がある。Furthermore, since sampling clock noise is superimposed on the output signal of the charge-coupled device, it is necessary to pass it through a low-frequency P-wave generator to remove the noise of the clock frequency component. When used as a variable delay element, a low-frequency p-wave generator that can attenuate not only a fixed frequency but also a frequency range with a certain width is required, making the configuration complicated and impractical. There is a drawback.

そこで本発明は、かかる従来の欠点を解消して電荷結合
素子を用いクロック周波数を一定にさせた′ｔ′！！で
遅延時間を可変できる装置を提供することを目的とする
ものである。Therefore, the present invention eliminates such conventional drawbacks and uses a charge-coupled device to keep the clock frequency constant. ! The purpose of this invention is to provide a device that can vary the delay time.

以下、本発明の一実施例の可変遅延装置について電荷結
合素子を２個使用した場合を示す図面を用いて説明する
。第１図はその構成を、第２図は各部の波形図を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS A variable delay device according to an embodiment of the present invention will be described below with reference to drawings showing a case where two charge-coupled devices are used. FIG. 1 shows its configuration, and FIG. 2 shows waveform diagrams of each part.

第１図において、入力端子１に供給された入力信号ａは
並列接続された電荷結合素子２，３に印加される。この
電荷結合素子２，３には転送りロックｅ、ｆが加えられ
ており、そのり＋’ｉ　’７りが加わる毎に情報が転送
され、電荷結合素子２，３０段数に相当する数だけ転送
りロックｅ、ｆが加わると入力された情報が出力される
。In FIG. 1, an input signal a supplied to an input terminal 1 is applied to charge coupled devices 2 and 3 connected in parallel. Transfer locks e and f are added to these charge-coupled devices 2 and 3, and each time +'i'7 is added, information is transferred, the number of which is equivalent to the number of stages of charge-coupled devices 2 and 30. When transfer locks e and f are added, the input information is output.

前述の様に遅延時１司は電荷結合素子の段数とクロック
周波数との比で決するが、転送りロックを停止させれば
電荷結合素子内部の情報は転送されず蓄積されたま′チ
で停止するため、その転送りロックを停止させた時間分
だけ余分に遅延されて出力される。しかし、転送りロッ
クを停止ざすたことにより電荷結合素子に情報が書込み
できなくなるため、そのままでは情報の欠損が生じる。As mentioned above, the delay time is determined by the ratio between the number of charge-coupled device stages and the clock frequency, but if the transfer lock is stopped, the information inside the charge-coupled device will not be transferred and will stop at the point where it is stored. Therefore, the output is delayed by the amount of time that the transfer lock is stopped. However, by stopping the transfer lock, information cannot be written to the charge-coupled device, so if this is done, information will be lost.

このため、この装置ではその情報の欠損を補なうために
電荷結合素子２，３を２個用いている。Therefore, this device uses two charge-coupled devices 2 and 3 to compensate for the lack of information.

また、転送りロックをある一定期間停止させ、その後再
び転送りロックを与えた場合には電荷結合素子の内部に
蓄積された情報は時間的に連続しておらず、そのｉｔ転
送りロックを与え続けて情報を出力させると転送りロッ
クを停止させる前の情報から転送りロックを再度与え始
めだときの情報へ飛び越ｌ−だ出力信号となる。例えば
、第２図のａの入力信号を入力しておいて、ｔ１〜ｔ２
の期間転送りロックを加え、　　ｔ２〜ｔ３の期間電荷
結合素子への転送りロックを停止させ、を以降再度転送
りロックを加えたとすると、電荷結合素子の出力はｔ２
〜ｔ６の期間が欠除してｔ２迄の情報からｔ５の情報へ
と飛び越しだ出力信号となる。その対策としては、ｔ２
迄の情報が出力された後、再び転送りロックを１２〜１
３間と同一の期間停止させｔ２〜ｔ５の時間を補正しな
ければならない。こうすることによりｔ２〜ｔ５間では
情報は欠損しているものの時間としては連続した出力と
なる。Furthermore, if the transfer lock is stopped for a certain period of time and then the transfer lock is applied again, the information stored inside the charge-coupled device is not continuous in time, and the IT transfer lock is applied. When the information is output continuously, an output signal jumps from the information before the transfer lock is stopped to the information when the transfer lock starts to be applied again, resulting in an output signal. For example, input the input signal a in Fig. 2, and then
If we apply a transfer lock for a period of t2 to t3, stop the transfer lock to the charge-coupled device for a period of t2 to t3, and then apply a transfer lock again after that, the output of the charge-coupled device will be t2.
The period from t6 to t6 is deleted, and the output signal is skipped from the information up to t2 to the information at t5. As a countermeasure, t2
After the information up to this point has been output, set the transfer lock again to 12 to 1.
It is necessary to correct the time from t2 to t5 by stopping for the same period as the 3-hour period. By doing this, although information is missing between t2 and t5, the output is continuous in terms of time.

ここで注量しなければならないことは、転送りロックを
停止させるということは電荷結合素子への情報の書き込
みと出力を同時に停止させるということである。そのた
めにはｔ２迄の情報が出力された時点で再び転送りロッ
クが停止するような段数の電荷結合素子を選択する必要
がある。その対策として転送りロックを加え始めるとき
から転送りロックを停止させる゛までの期間が（段数）
／（転送りロック周波数）となるようにする。つまり、
第２図入力信号ａにおいて１３〜１７０時間が上記の比
で表わされる期間となるようにするのである。What must be noted here is that stopping the transfer lock means simultaneously stopping writing and outputting information to the charge-coupled device. For this purpose, it is necessary to select a number of stages of charge-coupled devices such that the transfer lock stops again when the information up to t2 is output. As a countermeasure, the period from when you start adding a transfer lock to when you stop the transfer lock is (number of stages).
/ (transfer lock frequency). In other words,
The input signal a in FIG. 2 is set to have a period of 13 to 170 hours expressed by the above ratio.

その具体手段を以下に説明する。まだ、転送りロックの
基となるクロック発生器４（その発振周波数をｆ　Ｈｚ
とする）からの出力クロック信号すをｎ進計数回路６（
ただし、電荷結合素子２，３の段数をｎとする）にて計
数し、ｎ個計数すればパルス発生器６にて余分に遅延さ
せたい期間に相当するパルス幅をもつパルスＣを発生さ
せ、このパルヌＣを利用して、そのパルス期間だけ計数
回路５を計数停止させるようにする。従って第２図Ｃの
ようにｔ５〜ｔ７の期間がｎ／ｆとなる。The specific means will be explained below. The clock generator 4 (its oscillation frequency is set to f Hz), which is the basis of the transfer lock,
The output clock signal from the n-ary counting circuit 6 (
However, the number of stages of charge-coupled devices 2 and 3 is n), and when n is counted, the pulse generator 6 generates a pulse C having a pulse width corresponding to the period for which an extra delay is desired. Utilizing this PALNU C, the counting circuit 5 is made to stop counting during that pulse period. Therefore, as shown in FIG. 2C, the period from t5 to t7 becomes n/f.

このパルスＣを移相型子にてｄのように移相させ、これ
らパルスｃ、ｄをゲー１−８．９に与えてクロック信号
すを一定期間だけ停止させ、かつその停止期間が重なり
合わないようにして、２重の転送りロックｅ、ｆを得る
。This pulse C is phase-shifted as shown in d using a phase shifter, and these pulses c and d are applied to the gate 1-8.9 to stop the clock signal S for a certain period of time, and the stop periods overlap. Thus, double transfer locks e and f are obtained.

これらを転送りロックとしてそれぞれ電荷結合素子２．
３に与えると、その出力信号はｇ、ｈに示されるように
それぞれ転送りロックｅ、ｆを停止させた期間だけ情報
の欠損したものとなる。この欠損した部分の情報の補償
は、切換器又は合成器１ｏにて他方の電荷結合素子から
の欠損していない出力信号を利用して補充すればｉのキ
うに完全なものとなる。この補償された出力信号ｉから
低域ｒ波器１１によりクロックノイズを除去し、遅延さ
れた出力コを再生することができる。These are used as transfer locks to charge coupled devices 2 and 2, respectively.
3, the output signal loses information only during the period when the transfer locks e and f are stopped, as shown in g and h, respectively. Compensation for this missing portion of information can be made as complete as i by using the non-missing output signal from the other charge-coupled device in the switch or combiner 1o. Clock noise can be removed from the compensated output signal i by the low-frequency wave generator 11, and the delayed output signal i can be reproduced.

このとき、遅延時間は （段数／クロック周波数）＋（パルスｃ、ｄのパルレフ
幅）である。この遅延時間を変化させるにはパル哀発生
器６からのパルス幅を変化させて転送りロックを停止さ
せる期間を変化させればよく、クロック周波数を変化さ
せる必要はない。従って、クロック発生器４を簡単な固
定発振器とすることもでき、また、クロックノイズを除
去するだめの低域ｈ’ｓ器も固定周波数特性のものとす
ることができて、実用的な装置とすることができる。At this time, the delay time is (number of stages/clock frequency)+(pulle reflex width of pulses c and d). To change this delay time, it is sufficient to change the pulse width from the pulse generator 6 to change the period during which the transfer lock is stopped, and there is no need to change the clock frequency. Therefore, the clock generator 4 can be a simple fixed oscillator, and the low-frequency h's generator used to remove clock noise can also have fixed frequency characteristics, making it a practical device. can do.

もちろん、同様な方法により、電荷結合素子を複数個使
用した場合も実現可能である。Of course, it is also possible to use a plurality of charge-coupled devices using a similar method.

以上のように、本発明においては電荷結合素子を複数個
並列駆動し、それらに同じ入力信号を加え、それらの出
力を結合して出力信−号とするとともに、その複数個の
電荷結合素子の転送りロックを互いに重なり合わない期
間に停止させるようにしだので、その転送りロックを停
止させる期間を変化させるだけで遅延時間を容易に変化
させることができ、かつ、転送りロックの周波数やクロ
ックノイズ除去用の低域沢波器の周波数特性を変える必
要がないので簡易な構成で実用的なものを得ることかで
きるものである。As described above, in the present invention, a plurality of charge-coupled devices are driven in parallel, the same input signal is applied to them, and their outputs are combined to form an output signal. Since the transfer locks are stopped during periods that do not overlap with each other, the delay time can be easily changed simply by changing the period during which the transfer locks are stopped, and the frequency and clock of the transfer locks can be changed easily. Since there is no need to change the frequency characteristics of the low-frequency wave generator for noise removal, a practical device can be obtained with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における遅延装置のブロック
図、第２図はその各部の波形図である。 １・・・・入力端子、２，３・・・・・・電荷結合素子
、４・・・・・クロック発生器、６・・・・・・ｎ通計
数回路、６・・・・・パルス発生器、７・・・・・移相
器、８，９・・・・・ゲート、１ｏ・・・・・・切換器
・合成器、１１・・・・低域Ｐ波器、１２・・・・・・
出力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図FIG. 1 is a block diagram of a delay device in an embodiment of the present invention, and FIG. 2 is a waveform diagram of each part thereof. 1...Input terminal, 2,3...Charge coupled device, 4...Clock generator, 6...N counting circuit, 6...Pulse Generator, 7... Phase shifter, 8, 9... Gate, 1o... Switcher/synthesizer, 11... Low-frequency P-wave device, 12...・・・・・・
Output terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2

Claims (1)

【特許請求の範囲】[Claims] 爽数個の電荷結合素子を並列駆動するようにしてそれら
に同じ入力信号を加え、−］二記複数個の電荷結合素子
のそれぞれに加える転送りロックを互いに重ならない時
期に一定期間づつ停止させるようにし、」二記複数個の
電荷結合素子の出力を結合して出力信号とすることを特
徴とする遅延装置。Drive several charge-coupled devices in parallel and apply the same input signal to them, and stop the transfer locks applied to each of the plurality of charge-coupled devices for a certain period of time at times that do not overlap with each other. 2. A delay device characterized in that the outputs of a plurality of charge-coupled devices are combined to produce an output signal.