JPH1041987A - Noise elimination circuit - Google Patents
Noise elimination circuitInfo
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- JPH1041987A JPH1041987A JP8194308A JP19430896A JPH1041987A JP H1041987 A JPH1041987 A JP H1041987A JP 8194308 A JP8194308 A JP 8194308A JP 19430896 A JP19430896 A JP 19430896A JP H1041987 A JPH1041987 A JP H1041987A
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- Japan
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- signal
- shift register
- output
- noise
- output signal
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、データ信号に重畳
するノイズを除去するためのノイズ除去回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a noise removing circuit for removing noise superimposed on a data signal.
【０００２】[0002]
【従来の技術】一般に伝送されてくるデータ信号には、
図５（ａ）に示すようにデータパルスより小さい周期の
ノイズｎが重畳した場合、図５（ｂ）のような２個のパ
ルスとして再生されてしまって、正確にデータを再現す
ることができなかった。そこで、ＬＲフィルタやＣＲフ
ィルタを用いてノイズｎを除去する方法がとられてい
た。しかし、この場合にも、図５（ｃ）のように信号波
形が鈍ってしまうことにより正確にデータを再現するこ
とができなかった。2. Description of the Related Art Generally, transmitted data signals include:
When noise n having a cycle smaller than the data pulse is superimposed as shown in FIG. 5A, it is reproduced as two pulses as shown in FIG. 5B, and the data can be accurately reproduced. Did not. Therefore, a method of removing the noise n using an LR filter or a CR filter has been adopted. However, also in this case, data could not be accurately reproduced because the signal waveform became dull as shown in FIG. 5C.
【０００３】[0003]
【発明が解決しようとする課題】従って、上述のような
方法では、信号を鈍らせることなく信号上に含まれるパ
ルス状の短周期のノイズを除去できないという問題があ
った。Accordingly, the above-described method has a problem that it is impossible to remove short-period pulse-like noises contained in a signal without dulling the signal.
【０００４】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、信号を鈍らせることな
く信号上に含まれるパルス等の短周期のノイズを除去す
ることのできるノイズ除去回路を提供することにある。[0004] The present invention has been made in view of the above points, and an object of the present invention is to remove short-period noise such as pulses contained in a signal without dulling the signal. An object of the present invention is to provide a noise removing circuit.
【０００５】[0005]
【課題を解決するための手段】請求項１記載の発明は、
データ信号を取り込みクロック信号により前記データ信
号を順次シフトさせる３段のシフトレジスタとオアゲー
トを有してなり、前記オアゲートにより、前記３段のシ
フトレジスタにおける１段目のシフトレジスタの出力信
号と３段目のシフトレジスタの出力信号との論理和をと
り出力するようにしたことを特徴とするものである。According to the first aspect of the present invention,
A three-stage shift register for taking in a data signal and sequentially shifting the data signal in accordance with a clock signal; and an OR gate. The OR gate controls the output signal of the first-stage shift register in the three-stage shift register and the three-stage shift register. It is characterized in that a logical sum with an output signal of an eye shift register is taken and outputted.
【０００６】請求項２記載の発明は、データ信号を取り
込みクロック信号により前記データ信号を順次シフトさ
せる３段のシフトレジスタとアンドゲートを有してな
り、前記アンドゲートにより、前記３段のシフトレジス
タにおける１段目のシフトレジスタの出力信号と３段目
のシフトレジスタの出力信号との論理積をとり出力する
ようにしたことを特徴とするものである。According to a second aspect of the present invention, there is provided a three-stage shift register for taking in a data signal and sequentially shifting the data signal by a clock signal, and an AND gate. And a logical AND between the output signal of the first-stage shift register and the output signal of the third-stage shift register is output.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係るノイズ除去回路を示す回路図である。本実
施形態のノイズ除去回路は、３段のシフトレジスタ１〜
３とオアゲート４とを有してなる。シフトレジスタ１〜
３は、クロック端子ＣＬと信号入力端子Ｄと出力端子Ｑ
を有しており、信号入力端子Ｄに入力されるデータ信号
をクロック端子ＣＬに入力されるクロック信号の立ち上
がりで順次シフトするものである。シフトレジスタ１に
おいては、信号入力端子Ｄにデータ信号ＳＩＮが入力さ
れ、クロック端子ＣＬにはクロック信号ＣＬＯＣＫが入
力され、出力端子Ｑからは出力信号Ａが出力される。シ
フトレジスタ２においては、信号入力端子Ｄにシフトレ
ジスタ１の出力信号Ａが入力され、クロック端子ＣＬに
はクロック信号ＣＬＯＣＫが入力され、出力端子Ｑから
は出力信号Ｂが出力される。シフトレジスタ３において
は、信号入力端子Ｄにシフトレジスタ２の出力信号Ｂが
入力され、クロック端子ＣＬにはクロック信号ＣＬＯＣ
Ｋが入力され、出力端子Ｑからは出力信号Ｃが出力され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a noise removing circuit according to an example of an embodiment of the present invention. The noise elimination circuit of the present embodiment has three stages of shift registers 1 to 3.
3 and an OR gate 4. Shift register 1
3 is a clock terminal CL, a signal input terminal D, and an output terminal Q
And sequentially shifts the data signal input to the signal input terminal D at the rising edge of the clock signal input to the clock terminal CL. In the shift register 1, a data signal SIN is input to a signal input terminal D, a clock signal CLOCK is input to a clock terminal CL, and an output signal A is output from an output terminal Q. In the shift register 2, an output signal A of the shift register 1 is input to a signal input terminal D, a clock signal CLOCK is input to a clock terminal CL, and an output signal B is output from an output terminal Q. In the shift register 3, an output signal B of the shift register 2 is input to a signal input terminal D, and a clock signal CLOC is input to a clock terminal CL.
K is input, and an output signal C is output from the output terminal Q.
【０００８】オアゲート４は、１段目のシフトレジスタ
１の出力信号Ａと３段目のシフトレジスタ３の出力信号
Ｃとを取り込み、これらの論理和をとり出力するもので
ある。The OR gate 4 takes in the output signal A of the first-stage shift register 1 and the output signal C of the third-stage shift register 3 and outputs a logical sum of them.
【０００９】次に本実施形態の動作を図２のタイムチャ
ートを用いて説明する。図２（ａ）は各シフトレジスタ
１〜３のクロック端子ＣＬに入力されるクロック信号Ｃ
ＬＯＣＫである。１段目のシフトレジスタ１において
は、信号入力端子Ｄには図２の（ｂ）に示すようなデー
タ信号ＳＩＮが入力され、出力端子Ｑからは図２（ｃ）
に示すような出力信号Ａが出力される。２段目のシフト
レジスタ２においては、信号入力端子Ｄにはシフトレジ
スタ１の出力信号Ａが入力され、出力端子Ｑからは図２
（ｄ）に示すような出力信号Ａよりクロック信号ＣＬＯ
ＣＫの１周期分シフトした出力信号Ｂが出力される。同
様に、３段目のシフトレジスタ３においては、信号入力
端子Ｄにはシフトレジスタ２の出力信号Ｂが入力され、
出力端子Ｑからは図２（ｅ）に示すような出力信号Ｂよ
りクロック信号ＣＬＯＣＫの１周期分シフトした出力信
号Ｃが出力される。オアゲート４では、シフトレジスタ
１の出力信号Ａとシフトレジスタ３の出力信号Ｃを取り
込み、出力信号Ａ、Ｃの論理和をとり、図２（ｆ）に示
すような出力信号ＳＯＵＴを出力する。Next, the operation of this embodiment will be described with reference to the time chart of FIG. FIG. 2A shows a clock signal C input to a clock terminal CL of each of the shift registers 1 to 3.
LOCK. In the first-stage shift register 1, a data signal SIN as shown in FIG. 2B is input to a signal input terminal D, and a data signal SIN as shown in FIG.
An output signal A as shown in FIG. In the second-stage shift register 2, the output signal A of the shift register 1 is input to the signal input terminal D, and the
From the output signal A as shown in FIG.
An output signal B shifted by one cycle of CK is output. Similarly, in the third-stage shift register 3, the output signal B of the shift register 2 is input to the signal input terminal D,
From the output terminal Q, an output signal C which is shifted by one cycle of the clock signal CLOCK from the output signal B as shown in FIG. The OR gate 4 takes in the output signal A of the shift register 1 and the output signal C of the shift register 3, performs an OR operation on the output signals A and C, and outputs an output signal SOUT as shown in FIG.
【００１０】ここで、図２（ｂ）のように、データ信号
ＳＩＮのハイレベルの部分にクロック信号ＣＬＯＣＫの
１周期分より短いノイズＮが重畳された場合には、シフ
トレジスタ１の出力信号Ａでは、図２（ｃ）に示すよう
に、ノイズＮによりパルスＰＮ１が生成されてしまう。
シフトレジスタ２の出力信号Ｂには図２（ｄ）のように
パルスＰＮ１よりクロック信号ＣＬＯＣＫの１周期分シ
フトした位置にパルスＰＮ２が生成され、シフトレジス
タ３の出力信号Ｃには、図２（ｅ）のように、さらにク
ロック信号ＣＬＯＣＫの１周期分シフトした位置にパル
スＰＮ３が生成されてしまう。しかしながら、オアゲー
ト４の出力信号ＳＯＵＴでは、図２（ｆ）に示すよう
に、ノイズＮによって生成されてしまうパルスは生じな
い。つまり、ノイズＮによる影響がなくなるのである。
また、オアゲート４では、３段のシフトレジスタ１〜３
の内、１段目のシフトレジスタ１と３段目のシフトレジ
スタ３の出力信号Ａ、Ｃを取り込むようにしているの
で、ノイズＮの影響で生成されたパルスＰＮ１の立ち上
がりとパルスＰＮ３の立ち下がりとはクロック信号の１
周期分ずれるので、パルスＰＮ１の立ち上がりとパルス
ＰＮ３の立ち下がりが重なることがなくなり、オアゲー
ト４の出力信号ＳＯＵＴからノイズＮによる影響を完全
になくすことができるのである。Here, as shown in FIG. 2B, when the noise N shorter than one cycle of the clock signal CLOCK is superimposed on the high level portion of the data signal SIN, the output signal A of the shift register 1 is output. In this case, as shown in FIG. 2C, the pulse PN1 is generated by the noise N.
The output signal B of the shift register 2 generates a pulse PN2 at a position shifted by one cycle of the clock signal CLOCK from the pulse PN1 as shown in FIG. As shown in e), the pulse PN3 is generated at a position further shifted by one cycle of the clock signal CLOCK. However, in the output signal SOUT of the OR gate 4, there is no pulse generated by the noise N as shown in FIG. That is, the influence of the noise N is eliminated.
The OR gate 4 has three stages of shift registers 1 to 3
Of the first stage shift register 1 and the third stage shift register 3, the rising edge of the pulse PN1 and the falling edge of the pulse PN3 generated by the influence of the noise N are taken in. Is the clock signal 1
Since the shift is by the period, the rise of the pulse PN1 and the fall of the pulse PN3 do not overlap, and the effect of the noise N from the output signal SOUT of the OR gate 4 can be completely eliminated.
【００１１】本実施形態によれば、データ信号ＳＩＮの
ハイレベルの部分にノイズが重畳された場合には、信号
を鈍らせることなく、ノイズを除去し、信号の再生が確
実に行えるのである。According to this embodiment, when noise is superimposed on the high-level portion of the data signal SIN, the noise can be removed without dulling the signal, and the signal can be reliably reproduced.
【００１２】図３は本発明の他の実施形態に係るノイズ
除去回路を示す回路図である。本実施形態では、図１に
示したノイズ除去回路のオアゲート４に替えて、アンド
ゲート５を設けたものである。FIG. 3 is a circuit diagram showing a noise removing circuit according to another embodiment of the present invention. In this embodiment, an AND gate 5 is provided in place of the OR gate 4 of the noise removal circuit shown in FIG.
【００１３】本実施形態の動作を図４のタイムチャート
を用いて説明する。本実施形態では、図４（ｂ）に示す
ように、データ信号ＳＩＮのローレベルの部分にクロッ
ク信号ＣＬＯＣＫの１周期分より短いノイズＮが重畳さ
れた場合に、上述と同様に、出力信号Ａ〜Ｃには図４
（ｃ）〜（ｅ）のように各々パルスＰＮ１〜ＰＮ３が生
成されるが、アンドゲート５の出力信号ＳＯＵＴには図
４（ｆ）に示すように、ノイズＮによって生成されてし
まうパルスは生じない。つまり、ノイズＮによる影響が
なくなるのである。The operation of this embodiment will be described with reference to the time chart of FIG. In this embodiment, as shown in FIG. 4B, when the noise N shorter than one cycle of the clock signal CLOCK is superimposed on the low level portion of the data signal SIN, the output signal A 4 to FIG.
Pulses PN1 to PN3 are respectively generated as shown in (c) to (e). However, as shown in FIG. 4F, a pulse generated by noise N is generated in the output signal SOUT of the AND gate 5. Absent. That is, the influence of the noise N is eliminated.
【００１４】本実施形態によれば、データ信号ＳＩＮの
ローレベルの部分にノイズが重畳された場合には、信号
を鈍らせることなく、ノイズを除去し、信号の再生が確
実に行えるのである。According to this embodiment, when noise is superimposed on the low-level portion of the data signal SIN, the noise can be removed without dulling the signal, and the signal can be reliably reproduced.
【００１５】[0015]
【発明の効果】以上のように、請求項１記載の発明によ
れば、データ信号を取り込みクロック信号により前記デ
ータ信号を順次シフトさせる３段のシフトレジスタとオ
アゲートを有してなり、前記オアゲートにより、前記３
段のシフトレジスタにおける１段目のシフトレジスタの
出力信号と３段目のシフトレジスタの出力信号との論理
和をとり出力するようにしたので、データ信号ＳＩＮの
ハイレベルの部分にノイズが重畳された場合には、信号
を鈍らせることなく信号上に含まれるパルス等の短周期
のノイズを除去することのできるノイズ除去回路が提供
できた。As described above, according to the first aspect of the present invention, a three-stage shift register and an OR gate for taking in a data signal and sequentially shifting the data signal by a clock signal are provided. , Said 3
Since the logical sum of the output signal of the first-stage shift register and the output signal of the third-stage shift register in the second-stage shift register is output, noise is superimposed on the high-level portion of the data signal SIN. In such a case, a noise removing circuit capable of removing short-period noise such as a pulse included in the signal without dulling the signal can be provided.
【００１６】請求項２記載の発明によれば、データ信号
を取り込みクロック信号により前記データ信号を順次シ
フトさせる３段のシフトレジスタとアンドゲートを有し
てなり、前記アンドゲートにより、前記３段のシフトレ
ジスタにおける１段目のシフトレジスタの出力信号と３
段目のシフトレジスタの出力信号との論理積をとり出力
するようにしたので、データ信号ＳＩＮのローレベルの
部分にノイズが重畳された場合には、信号を鈍らせるこ
となく信号上に含まれるパルス等の短周期のノイズを除
去することのできるノイズ除去回路が提供できた。According to the second aspect of the present invention, there is provided a three-stage shift register for taking in a data signal and sequentially shifting the data signal by a clock signal, and an AND gate. The output signal of the first-stage shift register in the shift register and 3
Since the logical product with the output signal of the shift register of the stage is taken and outputted, when noise is superimposed on the low level portion of the data signal SIN, it is included in the signal without dulling the signal. A noise removing circuit capable of removing short-period noise such as pulses can be provided.
【図１】本発明の実施の形態の一例に係るノイズ除去回
路を示す回路図である。FIG. 1 is a circuit diagram illustrating a noise removal circuit according to an example of an embodiment of the present invention.
【図２】同上に係る動作を示すタイムチャートである。FIG. 2 is a time chart showing an operation according to the above.
【図３】本発明の他の実施の形態に係るノイズ除去回路
を示す回路図である。FIG. 3 is a circuit diagram showing a noise removing circuit according to another embodiment of the present invention.
【図４】同上に係る動作を示すタイムチャートである。FIG. 4 is a time chart showing an operation according to the above.
【図５】従来例に係る波形図である。FIG. 5 is a waveform diagram according to a conventional example.
１ シフトレジスタ ２ シフトレジスタ ３ シフトレジスタ ４ オアゲート ５ アンドゲート DESCRIPTION OF SYMBOLS 1 Shift register 2 Shift register 3 Shift register 4 OR gate 5 AND gate
Claims (2)
り前記データ信号を順次シフトさせる３段のシフトレジ
スタとオアゲートを有してなり、前記オアゲートによ
り、前記３段のシフトレジスタにおける１段目のシフト
レジスタの出力信号と３段目のシフトレジスタの出力信
号との論理和をとり出力するようにしたことを特徴とす
るノイズ除去回路。A shift register for receiving a data signal and sequentially shifting the data signal according to a clock signal; and an OR gate, wherein the OR gate controls a shift register of a first stage of the shift register of the three stages. A noise elimination circuit, wherein a logical sum of an output signal and an output signal of a third-stage shift register is obtained and output.
り前記データ信号を順次シフトさせる３段のシフトレジ
スタとアンドゲートを有してなり、前記アンドゲートに
より、前記３段のシフトレジスタにおける１段目のシフ
トレジスタの出力信号と３段目のシフトレジスタの出力
信号との論理積をとり出力するようにしたことを特徴と
するノイズ除去回路。2. A three-stage shift register for taking in a data signal and sequentially shifting the data signal by a clock signal, and an AND gate, wherein the AND gate controls a first-stage shift in the three-stage shift register. A noise elimination circuit wherein a logical product of an output signal of a register and an output signal of a third-stage shift register is obtained and output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194308A JPH1041987A (en) | 1996-07-24 | 1996-07-24 | Noise elimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194308A JPH1041987A (en) | 1996-07-24 | 1996-07-24 | Noise elimination circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041987A true JPH1041987A (en) | 1998-02-13 |
Family
ID=16322453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8194308A Pending JPH1041987A (en) | 1996-07-24 | 1996-07-24 | Noise elimination circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041987A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082297A (en) * | 2014-10-10 | 2016-05-16 | 株式会社デンソー | Communication device |
-
1996
- 1996-07-24 JP JP8194308A patent/JPH1041987A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082297A (en) * | 2014-10-10 | 2016-05-16 | 株式会社デンソー | Communication device |
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