JPS5844741A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5844741A JPS5844741A JP14294081A JP14294081A JPS5844741A JP S5844741 A JPS5844741 A JP S5844741A JP 14294081 A JP14294081 A JP 14294081A JP 14294081 A JP14294081 A JP 14294081A JP S5844741 A JPS5844741 A JP S5844741A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、使用者の目的に応じてあらかじめ準備された
回路素子を半導体製造工程中にたとえば金属スパッタ等
によって結線するセンカスタム半導体集積回路（ＩＣ）
に関する。
回路素子を半導体製造工程中にたとえば金属スパッタ等
によって結線するセンカスタム半導体集積回路（ＩＣ）
に関する。
たとえば、マスタースライスｒ−ドアレイＬＳＩは、基
本セルを多数アレイ状に並べ九ノ量ルクを有し、これら
の基本セル内及び基本セル間を結線する配線層の設計を
コンビ、−夕等を使用して自動的に行なって多品種の製
品を１種類のバルクで構成することが可能なＩＣである
。
本セルを多数アレイ状に並べ九ノ量ルクを有し、これら
の基本セル内及び基本セル間を結線する配線層の設計を
コンビ、−夕等を使用して自動的に行なって多品種の製
品を１種類のバルクで構成することが可能なＩＣである
。
第１１囚は、ｆ−）プレイＬＳＩを１チツグ上に構成し
たもので、第１図０３）はそのコーナ部を拡大したもの
である。かかるｆ−）アレイＬＳＩは内部セル１のアレ
イ１−１と内部セル１間を相互に自動配線する丸めのセ
ル間自動配線領域（チャネル領域）２−１とより構成さ
れ論理回路を構成する内部セル領域２と、内部セル領域
２の外側に設けられ内部セル１とＩＣチッ！外部との電
気的インターフェイスを目的とするｌ１０（入出力）ノ
々ツファ用Ｉ／ｌ）セル３よ〕なるｌ７ｔ）セル領域４
と、Ｉ１０セル領域４の上面に平面状に形成されたチッ
プ周辺部のｖｃｃ電源、およびグランドツイン６−１と
内部セル領域２に対して図において縦方向に渡設さ′
れた線状のグランドライン（一種の電源）６−２と横方
向に渡設された線状のＶＣＣ電源ライン６−３とよりな
る電源配＠６および電源ノ譬、ドロー４と、Ｉ１０セル
３に接続される偏号纏ノ譬、ド５とよｐなる。なお、第
１１囚では、電源配線６の周辺部６−１、グランドライ
ン６−２、Ｖｃｃ電源ツイン６−３は図面の明瞭化のた
めに図示を省略した。
たもので、第１図０３）はそのコーナ部を拡大したもの
である。かかるｆ−）アレイＬＳＩは内部セル１のアレ
イ１−１と内部セル１間を相互に自動配線する丸めのセ
ル間自動配線領域（チャネル領域）２−１とより構成さ
れ論理回路を構成する内部セル領域２と、内部セル領域
２の外側に設けられ内部セル１とＩＣチッ！外部との電
気的インターフェイスを目的とするｌ１０（入出力）ノ
々ツファ用Ｉ／ｌ）セル３よ〕なるｌ７ｔ）セル領域４
と、Ｉ１０セル領域４の上面に平面状に形成されたチッ
プ周辺部のｖｃｃ電源、およびグランドツイン６−１と
内部セル領域２に対して図において縦方向に渡設さ′
れた線状のグランドライン（一種の電源）６−２と横方
向に渡設された線状のＶＣＣ電源ライン６−３とよりな
る電源配＠６および電源ノ譬、ドロー４と、Ｉ１０セル
３に接続される偏号纏ノ譬、ド５とよｐなる。なお、第
１１囚では、電源配線６の周辺部６−１、グランドライ
ン６−２、Ｖｃｃ電源ツイン６−３は図面の明瞭化のた
めに図示を省略した。
一般にダートアレイは、主にＸ方向の配線を形成する第
１の配線層と、主にＹ方向の配線を形成する１ｌｉ２の
配線層と、それらを導通するピアホール等よシ内部セル
やＩ／ｌ）セルの回路素子間を接続している。そして内
部セル領域はチップの中央部に設けられ、内部セル領域
２と・ｆヅド５との関に外部セル領域４が設けられてい
る。ｔた電源用配線６−１は外部セル領域４上の第２の
配線層によ〕設けられそこ、Ｑ）ら内部セル領域への細
い電源用配線６−２．６−３がそれぞれ第２．第１の配
線層にて形成される。従ってＩ１０セル領域４は主に周
囲の電源用配線６−１の形状に制限される。
１の配線層と、主にＹ方向の配線を形成する１ｌｉ２の
配線層と、それらを導通するピアホール等よシ内部セル
やＩ／ｌ）セルの回路素子間を接続している。そして内
部セル領域はチップの中央部に設けられ、内部セル領域
２と・ｆヅド５との関に外部セル領域４が設けられてい
る。ｔた電源用配線６−１は外部セル領域４上の第２の
配線層によ〕設けられそこ、Ｑ）ら内部セル領域への細
い電源用配線６−２．６−３がそれぞれ第２．第１の配
線層にて形成される。従ってＩ１０セル領域４は主に周
囲の電源用配線６−１の形状に制限される。
内部セル、Ｉ１０セルはトランジスタ、ダイオード、抵
抗、キヤ・母シタ等の回路素子の集合体で、セル内でそ
れらの回路素子を接続することＫよシ基本的な論理回路
を構成することができるものである。
抗、キヤ・母シタ等の回路素子の集合体で、セル内でそ
れらの回路素子を接続することＫよシ基本的な論理回路
を構成することができるものである。
これらのセルは基本セルと称される。
これらのセル内及びセル間は第１１第２の配線層により
接続される。内部セル間は第１、第２の配線層を利用し
て接続される丸め、その配線の自由度は大である。一方
、！沖セル領域４上の第２の配線層はすでに電源配線６
０周辺部６−１として使用されているので、Ｉ／ｂセル
の素子は主に第１の配線層で接続される。すなわち配線
の自由度社内部セルに比してきわめて小で従東はほとん
ど固定的であり九。
接続される。内部セル間は第１、第２の配線層を利用し
て接続される丸め、その配線の自由度は大である。一方
、！沖セル領域４上の第２の配線層はすでに電源配線６
０周辺部６−１として使用されているので、Ｉ／ｂセル
の素子は主に第１の配線層で接続される。すなわち配線
の自由度社内部セルに比してきわめて小で従東はほとん
ど固定的であり九。
また、内部セル１は高速、高集積度を満すため極力小形
に形成される。これに対して、Ｉ１０セル３は高い負荷
駆動能力を有し比較的大形である。
に形成される。これに対して、Ｉ１０セル３は高い負荷
駆動能力を有し比較的大形である。
内部セルｌは低消費電力とされる必要からＩ１０セル３
に比べ電源電圧、しきい値電圧が低い、この丸め、！沖
セル３にはチップ外部と内部セル１とのし自い値電圧を
合わせるための電圧レベル変換機能が必要とである。こ
のように、Ｉ１０セル３と内部セル１と社異なる機能と
セルサイズを有するので、両者を同一のセルとして、相
互に自動配線処理することはなかった。
に比べ電源電圧、しきい値電圧が低い、この丸め、！沖
セル３にはチップ外部と内部セル１とのし自い値電圧を
合わせるための電圧レベル変換機能が必要とである。こ
のように、Ｉ１０セル３と内部セル１と社異なる機能と
セルサイズを有するので、両者を同一のセルとして、相
互に自動配線処理することはなかった。
一方、■Ｃチ、グ崗辺は前記セル１．３に電力を供給す
る電源配線６０周辺部とＩ／ｌｌセル領域４とが多層構
造を形成しており、！沖七ル領域４０面積はほぼ電源ラ
インによって決まっていた。すなわち、Ｉ１０セル３の
必要とする藺積紘電渾ラインのそれよりも小であるので
、Ｉ１０セル領域４と第１１囚、（＊表示した領域は使
用しない空領域を有していた。この空領域は、ゲートア
レイＬＳＩの高集積化に伴なってまた電源配線６が太く
なるにつれて大となっていた。
る電源配線６０周辺部とＩ／ｌｌセル領域４とが多層構
造を形成しており、！沖七ル領域４０面積はほぼ電源ラ
インによって決まっていた。すなわち、Ｉ１０セル３の
必要とする藺積紘電渾ラインのそれよりも小であるので
、Ｉ１０セル領域４と第１１囚、（＊表示した領域は使
用しない空領域を有していた。この空領域は、ゲートア
レイＬＳＩの高集積化に伴なってまた電源配線６が太く
なるにつれて大となっていた。
また、入力信号に対して、内部セル領域２における論理
回路が正相、逆相の両方を要求した場合、Ｉ１０セル３
の外部信号に対する機能はパ、ファあるいはインバータ
機能のうちいずれか一方しか有していないので、前記Ｉ
１０セル３の内部セル１に対する出力端に内部セル１を
２個接続し、一方を・譬、ファ機能として他方をインバ
ータ機能として使用しなければならなかった。すなわち
、第２図には、かかる従来例の回路図を示すもので、信
号線パッド５はＩ／ｌ）セル３のバッファ８の入力９に
接続され、その出力１０は内部セル領域２に設けられた
インバータｌ ｌ 、／ｌ ｖフチ１２のそれぞれの入
力１３．１４に接続される。インノ々−夕１１の出力１
５はインバータ１６．１７の入力１８゜１９に加えられ
、・肴ツファ１２の出力２０はインパー夕２１．２２の
入力２３．２４に加えられる。
回路が正相、逆相の両方を要求した場合、Ｉ１０セル３
の外部信号に対する機能はパ、ファあるいはインバータ
機能のうちいずれか一方しか有していないので、前記Ｉ
１０セル３の内部セル１に対する出力端に内部セル１を
２個接続し、一方を・譬、ファ機能として他方をインバ
ータ機能として使用しなければならなかった。すなわち
、第２図には、かかる従来例の回路図を示すもので、信
号線パッド５はＩ／ｌ）セル３のバッファ８の入力９に
接続され、その出力１０は内部セル領域２に設けられた
インバータｌ ｌ 、／ｌ ｖフチ１２のそれぞれの入
力１３．１４に接続される。インノ々−夕１１の出力１
５はインバータ１６．１７の入力１８゜１９に加えられ
、・肴ツファ１２の出力２０はインパー夕２１．２２の
入力２３．２４に加えられる。
インバータ１６．１７，２１．２２の出力２５〜２８は
論理回路群２９の入力３０と３１．３２と３３゜３４と
３５．３６と３７に接続される。パッド５を介してチ、
ｆ内に入力された信号は、Ｉ１０セル３内のバッファ８
に入って、チｖｆ内の内部セルｌＯ償号レベルに変換さ
れる。 ／４１７７８の出力はバッファ１２、インバー
タ１１に加えられて、その入力信号に対して正相信号と
逆相信号が形成される。これらの信号は、論理回路群２
９０入力３０〜３７にインバータ１６．１７，２１．２
２を介して入力される。前記論理回路群２９は正相信号
および逆相信号を必要とするため、バッファ１２、イン
／？−夕１１の２個の内部セル１を論理回路群２９０入
力部とバッフ１８関に必要としてい友。
論理回路群２９の入力３０と３１．３２と３３゜３４と
３５．３６と３７に接続される。パッド５を介してチ、
ｆ内に入力された信号は、Ｉ１０セル３内のバッファ８
に入って、チｖｆ内の内部セルｌＯ償号レベルに変換さ
れる。 ／４１７７８の出力はバッファ１２、インバー
タ１１に加えられて、その入力信号に対して正相信号と
逆相信号が形成される。これらの信号は、論理回路群２
９０入力３０〜３７にインバータ１６．１７，２１．２
２を介して入力される。前記論理回路群２９は正相信号
および逆相信号を必要とするため、バッファ１２、イン
／？−夕１１の２個の内部セル１を論理回路群２９０入
力部とバッフ１８関に必要としてい友。
この丸め箋内部セル１の存在する内部セル領域２の使用
効率を低下させる。
効率を低下させる。
また上述したような、１＋ ？／ファ１２とインバータ
１１の２個の内部セルを、論理回路群２９の入力部とＩ
１０セルのバッファ８の間に設ける構成は・ダートアレ
イにおいてしばしば用いられるもので、そのような固定
的な構造を、配線自由度の高い内部セル領域で形成する
ことは、内部セルの使用効率を低下させるものである。
１１の２個の内部セルを、論理回路群２９の入力部とＩ
１０セルのバッファ８の間に設ける構成は・ダートアレ
イにおいてしばしば用いられるもので、そのような固定
的な構造を、配線自由度の高い内部セル領域で形成する
ことは、内部セルの使用効率を低下させるものである。
本発明は上記従来の欠点に鑑みてなされ九もので、その
目的は・■カセル領域および内部セル領域の使用効率を
高めることにある。
目的は・■カセル領域および内部セル領域の使用効率を
高めることにある。
本発明の目的は、従来内部セルを利用して構成されてい
た固定的な構造の論理機能を、電源配線が太く表るに伴
い専有面積が増えたＩ１０セルに持たせることにある。
た固定的な構造の論理機能を、電源配線が太く表るに伴
い専有面積が増えたＩ１０セルに持たせることにある。
すなわち配線自由度が低く、固定的に近いＩ１０セルに
本来が固定的な構造の論理機◆持たせ、内部セル領域で
はよシ自由度を要する論理機能を構成するようにし九も
のである。
本来が固定的な構造の論理機◆持たせ、内部セル領域で
はよシ自由度を要する論理機能を構成するようにし九も
のである。
本発明にかかる半導体集積回路装置の特徴とするところ
は、 基板表面の中央部に複数の回路素子を有する内部セルが
複数個プレイ状に配置されて内部セル領域を構成してな
）、 該基板表面の周辺部に複数の回路素子を有するＩ１０セ
ルが複数個配置されてＩ／ｌ）セル領域を構成してなり
％ １ｍ Ｉ１０セル領域にて該内部セル領域と装置
外部との信号レベルの変換を行なうようにしてなシ、 諌基板上に前記回路素子間を接続する配線層が少なくと
も第１．第２の配線層を有し、該内部セルの回路素子が
少なくとも第１、第２０配線層によ〉接続されて所定の
論理回路を構成し１ 腋！沖セル領域上の第２の配線層の領域を電源配−とし
て使用してなる半導体集積回路装置において、前記論理
回路の１部を前記！沖セル領域内の各！沖セル内に形成
してなることである。
は、 基板表面の中央部に複数の回路素子を有する内部セルが
複数個プレイ状に配置されて内部セル領域を構成してな
）、 該基板表面の周辺部に複数の回路素子を有するＩ１０セ
ルが複数個配置されてＩ／ｌ）セル領域を構成してなり
％ １ｍ Ｉ１０セル領域にて該内部セル領域と装置
外部との信号レベルの変換を行なうようにしてなシ、 諌基板上に前記回路素子間を接続する配線層が少なくと
も第１．第２の配線層を有し、該内部セルの回路素子が
少なくとも第１、第２０配線層によ〉接続されて所定の
論理回路を構成し１ 腋！沖セル領域上の第２の配線層の領域を電源配−とし
て使用してなる半導体集積回路装置において、前記論理
回路の１部を前記！沖セル領域内の各！沖セル内に形成
してなることである。
以下、本発明の実施例を図面を参照して説明する。
第３図は、本発明の一実施例を示し、！沙セル４０内に
レベル変換用のΔ、ソファ１を配置する。
レベル変換用のΔ、ソファ１を配置する。
入力信号線パッド５はバッファ４１の入力４２に接続さ
れ、その出力４３は同じ！沖セル４ｏ内に配置されたイ
ンバータ４４、バッファ４５のそれぞれの入力４６．４
７に接続される。前記インバータ４４、Δソファ４５の
それぞれの出力４８゜４９はＩ１０七ル４０よシ出力さ
れる。第４図には、第３図の！沖セル４０を１つのシン
Ｉルであられし、相互出力を有する相反信号出力回路５
０を示す・ 第５図は、第２図に示し九従来の回路構成を本発明を用
いて実施した構成を示すものである。Δ、ド５は相反出
力回路５０の入力に接続され、相反出力回路５０のイン
バート出力５２はインバータ１６．１７へ、正相出力５
３はインバータ２′１゜２２に接続される。そして、イ
ンバータ１６，１７゜２１．２２および論理回路群２９
がチ、グの内部領域に形成される。
れ、その出力４３は同じ！沖セル４ｏ内に配置されたイ
ンバータ４４、バッファ４５のそれぞれの入力４６．４
７に接続される。前記インバータ４４、Δソファ４５の
それぞれの出力４８゜４９はＩ１０七ル４０よシ出力さ
れる。第４図には、第３図の！沖セル４０を１つのシン
Ｉルであられし、相互出力を有する相反信号出力回路５
０を示す・ 第５図は、第２図に示し九従来の回路構成を本発明を用
いて実施した構成を示すものである。Δ、ド５は相反出
力回路５０の入力に接続され、相反出力回路５０のイン
バート出力５２はインバータ１６．１７へ、正相出力５
３はインバータ２′１゜２２に接続される。そして、イ
ンバータ１６，１７゜２１．２２および論理回路群２９
がチ、グの内部領域に形成される。
第３図乃至＃Ｉ５図に示した本発明の実施例よシ明らか
な様にＩ１０七ル４０内に相反出力機能を有することに
よシ、従来、内部セル領域２で行なりてい九相反機能す
なわち、バッファとインバータ用の内部セルが不要とな
る。第３図に示すように！沖セル４０内に配設したイン
バータ４４とバッファ４５社、電源ラインと多層構造と
し、電源ラインに対応する部分で、！沖セル領域４の空
き領域を利用できる。このため、本発明が適用されるチ
ップは従来と同一面積でかつ、内部セル領域２内を従来
よシ有効利用できる。さらに、内部セル領域２内におけ
る電流分枝も減少できることは明らかである。
な様にＩ１０七ル４０内に相反出力機能を有することに
よシ、従来、内部セル領域２で行なりてい九相反機能す
なわち、バッファとインバータ用の内部セルが不要とな
る。第３図に示すように！沖セル４０内に配設したイン
バータ４４とバッファ４５社、電源ラインと多層構造と
し、電源ラインに対応する部分で、！沖セル領域４の空
き領域を利用できる。このため、本発明が適用されるチ
ップは従来と同一面積でかつ、内部セル領域２内を従来
よシ有効利用できる。さらに、内部セル領域２内におけ
る電流分枝も減少できることは明らかである。
第６図は本発明の第２の実施例を示すもので、！沖セル
４０に加えられる入力信号に対して２個の逆相信号を出
力する例である。すなわち、入力信号線／ｆツＰ５はノ
童ソファ５４の入力５５に接続される。バッファ５４の
出力５６はインバータ５７．８８のそれぞれの入力５９
．６０に加えられる。インバータ５７．５８のそれぞれ
の出力６１．６２は■カセル４ｏより出力される。第７
図は第６図の！沖セ々を示めすシンールで入力信号に対
して２個の逆相信号を出力する回路６３を示す、＃！８
図は第６図の！カセルを同様に示めすシンゲルで、入力
信号に対し、て２個の正相信号を出力する回路６４を示
す。
４０に加えられる入力信号に対して２個の逆相信号を出
力する例である。すなわち、入力信号線／ｆツＰ５はノ
童ソファ５４の入力５５に接続される。バッファ５４の
出力５６はインバータ５７．８８のそれぞれの入力５９
．６０に加えられる。インバータ５７．５８のそれぞれ
の出力６１．６２は■カセル４ｏより出力される。第７
図は第６図の！沖セ々を示めすシンールで入力信号に対
して２個の逆相信号を出力する回路６３を示す、＃！８
図は第６図の！カセルを同様に示めすシンゲルで、入力
信号に対し、て２個の正相信号を出力する回路６４を示
す。
上記のように、逆相出力あるいは正相出力を２つ有する
ことは、従来の１つの出方を有する場合に比べて九とえ
ば２倍の負荷を駆動することができるわけで、第１の実
施例と同様の効果を奏する。
ことは、従来の１つの出方を有する場合に比べて九とえ
ば２倍の負荷を駆動することができるわけで、第１の実
施例と同様の効果を奏する。
第９図は、Ｉ１０セル４ｏ内にレベル変換用バッファ４
１とインバータ４４並びにバッファ４５を設けた第３図
図示の実施例の詳細な回路図を示す。
１とインバータ４４並びにバッファ４５を設けた第３図
図示の実施例の詳細な回路図を示す。
どペル変換部すなわちバッファ４◆は抵抗８．＃ダイオ
ードＱｌ 、Ｑ・ ｅＱｌ、トランジスタＱ。
ードＱｌ 、Ｑ・ ｅＱｌ、トランジスタＱ。
よシなる。イン・守−夕４４は抵抗Ｒ，，Ｒ，。
Ｒ４、ダイオードＱｓ−Ｑ・ 、Ｑ・、トランジスタＱ
ｓｓＱ４よシなる。バッファ４５は抵抗Ｒν。
ｓｓＱ４よシなる。バッファ４５は抵抗Ｒν。
Ｒ１’ｓＲ４’、ダイオードＱｓ’ ｅ Ｑ＠’ ａ
Ｑｅ’、トランジスタＱｌｌ ＊Ｑ＊ｓよシなる。前記
レベル変換用ノ・寸ソファ４４Ｆの入力はトランジスタ
Ｑ、のペースであり、その出力社ダイオードＱｍ−Ｑ・
が接続されている点７０である。インノ青−夕４４なら
びにパ、７ア４５の入力は共にトランジスタＱｌＯｔ−
ス６７であシ、それぞれの出力はダイオードＱｓ とＱ
ｓｅＱｉ’とＱｓ’がトランジスタＱ４ 。
Ｑｅ’、トランジスタＱｌｌ ＊Ｑ＊ｓよシなる。前記
レベル変換用ノ・寸ソファ４４Ｆの入力はトランジスタ
Ｑ、のペースであり、その出力社ダイオードＱｍ−Ｑ・
が接続されている点７０である。インノ青−夕４４なら
びにパ、７ア４５の入力は共にトランジスタＱｌＯｔ−
ス６７であシ、それぞれの出力はダイオードＱｓ とＱ
ｓｅＱｉ’とＱｓ’がトランジスタＱ４ 。
Ｑｌに接続している点６８．７３である。なお１ノ４ツ
フア４１の電源ＶＣＣライン７１にはグランドライン７
３に対してたとえば５ｖが印加され、インバータ４４，
４５の電源Ｖｃｃライン７２にはたとえば２．３ｖが印
加されているので、バッファ４１は異なる動作電圧のレ
ベル変換を行なう。
フア４１の電源ＶＣＣライン７１にはグランドライン７
３に対してたとえば５ｖが印加され、インバータ４４，
４５の電源Ｖｃｃライン７２にはたとえば２．３ｖが印
加されているので、バッファ４１は異なる動作電圧のレ
ベル変換を行なう。
上述し九ように、本発明によれば電源配１ＩＩ６下ＯＩ
／ｌ）セル領域４の空領域に、セル間自動配線は行なえ
ないからセル内の配線を用いて、１セル内のトラン、ジ
スタ、抵抗等を接続して論理機能を行なわせたことを特
徴とするものである。従来は内部セルを用いて、たとえ
ば、相反２出力信号を得ていたが、本発明によれば内部
セルを用いずにＩ１０セル内にたとえばバッファやイン
バータを構成しているので、内部セルの利用効率が向上
し、内部セルにおいて一層複雑な論理構成を可能とする
。
／ｌ）セル領域４の空領域に、セル間自動配線は行なえ
ないからセル内の配線を用いて、１セル内のトラン、ジ
スタ、抵抗等を接続して論理機能を行なわせたことを特
徴とするものである。従来は内部セルを用いて、たとえ
ば、相反２出力信号を得ていたが、本発明によれば内部
セルを用いずにＩ１０セル内にたとえばバッファやイン
バータを構成しているので、内部セルの利用効率が向上
し、内部セルにおいて一層複雑な論理構成を可能とする
。
第１１囚は半導体チ、ｆの構成図、同図俤）はその一部
拡大図、第２図は従来の半導体集積回路の回路構成図、
第３図は本発明の第１の実施例を示す回路構成図、第４
図は第３図の回路を１つのシンゲルで示した図、第５図
は本発明を実施した回路構成図、第６図は本発明のＲ２
の実施例を示す回路構成図、第７図は第６図の回路を１
つのシンゲルで示めした図、第８図は第６図の回路の変
形例を１つのシンゲルで示めした図、第９図は第３図に
示した実施例の回路図である・ ｌ・・・内部セル、２・・・内部セル領域、３．４０・
・・Ｉ１０セル、４・・・■浄セル領域、５．−・・Δ
、ド、４１．４５＃５４・・・／ぐソファ、４４，５７
，５８・・・インノ量−タ 青２図 一＊′３図 ０ 青５図 ちフ
拡大図、第２図は従来の半導体集積回路の回路構成図、
第３図は本発明の第１の実施例を示す回路構成図、第４
図は第３図の回路を１つのシンゲルで示した図、第５図
は本発明を実施した回路構成図、第６図は本発明のＲ２
の実施例を示す回路構成図、第７図は第６図の回路を１
つのシンゲルで示めした図、第８図は第６図の回路の変
形例を１つのシンゲルで示めした図、第９図は第３図に
示した実施例の回路図である・ ｌ・・・内部セル、２・・・内部セル領域、３．４０・
・・Ｉ１０セル、４・・・■浄セル領域、５．−・・Δ
、ド、４１．４５＃５４・・・／ぐソファ、４４，５７
，５８・・・インノ量−タ 青２図 一＊′３図 ０ 青５図 ちフ
Claims (1)
- 【特許請求の範囲】 １基板表面の中央部に複数の回路素子を有する内部セル
が複数個アレイ状に配置されて内部セル領域を構成して
な〕、 該基板ｓ面の周辺部に複数の回路素子を有するＩ１０セ
ルが複数個配置されてｘ７ｏセル領域を構成して＆ ’
ｐ ｓ ｔ；Ｉｉ Ｉ１０セル領域にて該内部セル領域
と装置外部との信号レベルの変換を行なうようにしてな
）、 該基板上に前記回路素子間を接続する配線層が少なくと
も第１１第２の配゛線層を有し、該内部セルの回路素子
が少なくとも第１、第２の配一層に１９接続されて所定
の論理回路を構成し、 鋏！沖セル領域上の第２の配線層の領域を電源配線とし
て使用してなる半導体集積回路装置において、 前記内部セルの論理回路の１部を前記！沖セル領域内の
各Ｉ１０セル内に形成してなることを特徴とする半導体
集積回路。 ２、前記Ｉ／′０セル領域は複数のＩ／ｌＪセルよ）な
り各Ｉ１０セルはチ、ｆ外よシの入力信号に対して複数
の出力を有する特許請求の範囲第１項記載の半導体集積
回路、。 ３、前記１／ｂセルのチッ！外よ〕の入力信号に対する
複数の出力はそれぞれ正相および／または逆相である特
許請求の範囲第２項記載の半導体集積回路。 ４６前記Ｉ１０セル領域のｌ／ｌ）セルはセル内配線に
よって前記論理回路の一部を形成してなる特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294081A JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
| EP82304746A EP0074805B2 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| DE8282304746T DE3276284D1 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| IE2221/82A IE54169B1 (en) | 1981-09-10 | 1982-09-10 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| US06/769,800 US4868630A (en) | 1981-09-10 | 1985-08-27 | Gate array semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294081A JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844741A true JPS5844741A (ja) | 1983-03-15 |
| JPH0123943B2 JPH0123943B2 (ja) | 1989-05-09 |
Family
ID=15327177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294081A Granted JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844741A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6022336A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS6022356A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | 大規模集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-09-10 JP JP14294081A patent/JPS5844741A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6022336A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS6022356A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | 大規模集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0123943B2 (ja) | 1989-05-09 |
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