JPS584459B2 - フリツプフロツプ回路装置 - Google Patents
フリツプフロツプ回路装置Info
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- JPS584459B2 JPS584459B2 JP48060879A JP6087973A JPS584459B2 JP S584459 B2 JPS584459 B2 JP S584459B2 JP 48060879 A JP48060879 A JP 48060879A JP 6087973 A JP6087973 A JP 6087973A JP S584459 B2 JPS584459 B2 JP S584459B2
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- Japan
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- memory cell
- circuit
- flip
- high resistance
- circuit device
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- Expired
Links
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Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下ＭＩ
ＳＦＥＴと称す）で構成されたメモリセル回路装置に関
する。
ＳＦＥＴと称す）で構成されたメモリセル回路装置に関
する。
一般にＭＩＳＦＥＴで構成されたフリツプフロツプ回路
は、そのゲート電極に電源電圧が印加され、導通状態に
おける動作抵抗を負荷抵抗として利用する負荷ＭＩＳＦ
ＥＴと駆動ＭＩＳＦＥＴとが直列に接続されてなる反転
回路を２個有し、その入力端子と出力端子が互いに接続
された回路である。
は、そのゲート電極に電源電圧が印加され、導通状態に
おける動作抵抗を負荷抵抗として利用する負荷ＭＩＳＦ
ＥＴと駆動ＭＩＳＦＥＴとが直列に接続されてなる反転
回路を２個有し、その入力端子と出力端子が互いに接続
された回路である。
上記フリツプフロツプ回路のそれぞれの反転回路の出力
端子に伝送ゲートＭＩＳＦＥＴを設けてなるメモリ・セ
ルを構成し、半導体記憶装置とした場合、１ビット当り
の素子数が６個と多くてそのため集積度が悪くなり、ま
た２個の反転回路のうち一方の反転回路において常に電
流を流すために消費電力が大きくなる。
端子に伝送ゲートＭＩＳＦＥＴを設けてなるメモリ・セ
ルを構成し、半導体記憶装置とした場合、１ビット当り
の素子数が６個と多くてそのため集積度が悪くなり、ま
た２個の反転回路のうち一方の反転回路において常に電
流を流すために消費電力が大きくなる。
そのため高集積度、低消費電力を条件とする大容量の記
憶装置のメモリー・セルとして上記フリツプフロツプ回
路は不適当であった。
憶装置のメモリー・セルとして上記フリツプフロツプ回
路は不適当であった。
そのため、大容量の記憶装置のメモリー・セルとして上
記フリツプフロツプ回路の負荷ＭＩＳＦＥＴを取り除き
、駆動ＭＩＳＦＥＴのゲート容量を利用し、上記ゲート
容量に貯えられた電荷によりフリツプフロツプを保持す
る方式が知られている。
記フリツプフロツプ回路の負荷ＭＩＳＦＥＴを取り除き
、駆動ＭＩＳＦＥＴのゲート容量を利用し、上記ゲート
容量に貯えられた電荷によりフリツプフロツプを保持す
る方式が知られている。
この電荷は長時間放置すれば漏洩電流によって消滅する
ため、この電荷を周期的に再生する必要があるが、負荷
トランジスタを除くことにより集積度の向上が図れ、ま
た消費電流は上記ゲート容量への充電電流だけとなるた
め極めて低消費電力となる。
ため、この電荷を周期的に再生する必要があるが、負荷
トランジスタを除くことにより集積度の向上が図れ、ま
た消費電流は上記ゲート容量への充電電流だけとなるた
め極めて低消費電力となる。
したがって上記メモリー・セルは大容量記憶装置に適す
るものとなるが、その反面前記したように電荷の再生と
いう厄介な問題を有する。
るものとなるが、その反面前記したように電荷の再生と
いう厄介な問題を有する。
この点において前記した反転回路によるフリツプフロツ
プ回路は時間とともに記憶内容が消滅することがなく、
絶えず一方の反転回路の導通により記憶内容を保持して
いるので使いやすい。
プ回路は時間とともに記憶内容が消滅することがなく、
絶えず一方の反転回路の導通により記憶内容を保持して
いるので使いやすい。
上記負荷抵抗を有するフリツプフロツプ回路の消費電力
を小さくするためには、負荷抵抗の抵抗値を高抵抗とす
れば改善できるが、現在の半導体集積回路技術ではこの
反転回路の消費電力を十分に小さくするだけの高い抵抗
を得ることができなかった。
を小さくするためには、負荷抵抗の抵抗値を高抵抗とす
れば改善できるが、現在の半導体集積回路技術ではこの
反転回路の消費電力を十分に小さくするだけの高い抵抗
を得ることができなかった。
また仮に高い抵抗値を得るものとしてもその占有面積を
小さくすることはできなかった。
小さくすることはできなかった。
本願においては、多結晶シリコンへのイオン打込みによ
る低濃度の不純物の導入により、１０〜１００ＧΩの高
抵抗値を有し、しかも極めて小形にできる抵抗素子の形
成方法の開発を基に高集積度を有し、かつ低消費電力の
フリップフロツプ回路を提供するものである。
る低濃度の不純物の導入により、１０〜１００ＧΩの高
抵抗値を有し、しかも極めて小形にできる抵抗素子の形
成方法の開発を基に高集積度を有し、かつ低消費電力の
フリップフロツプ回路を提供するものである。
上記目的を達成するための本発明の構成は、それぞれが
負荷素子と駆動ＭＩＳＦＥＴとが直列に接続されて成る
一対の反転回路の入力端子と出力端子とを交差結合して
成る交差結合回路と、上記一対の反転回路の出力端子に
結合された一対の伝送ゲートＭＩＳＦＥＴとから成るメ
モリセル回路装置において、上記一対の負荷素子として
、それぞれ１０〜１ＯＯＧΩ程度の高抵抗値を有する多
結晶シリコンを利用したことを特徴とする。
負荷素子と駆動ＭＩＳＦＥＴとが直列に接続されて成る
一対の反転回路の入力端子と出力端子とを交差結合して
成る交差結合回路と、上記一対の反転回路の出力端子に
結合された一対の伝送ゲートＭＩＳＦＥＴとから成るメ
モリセル回路装置において、上記一対の負荷素子として
、それぞれ１０〜１ＯＯＧΩ程度の高抵抗値を有する多
結晶シリコンを利用したことを特徴とする。
以下実施例にそって図面を参照し、本発明を具体的に説
明する。
明する。
第１図にメモリセル回路を示す。
同図に示すように、負荷抵抗Ｒ１，Ｒ２と駆動ＭＩＳＦ
ＥＴＭ１，Ｍ２が直列接続されてなる反転回路の入力端
子と出力端子とを互いに接続し、それぞれの出力端子に
伝送ゲートＭＩＳＦＥＴＭ３およびＭ４を接続されてな
るメモリセル回路において、本発明に係るメモリセル回
路は、上記負荷抵抗Ｒ１，Ｒ２を第２図に示すように、
多結晶シリコンにイオン打込みにより低濃度の不純物を
導入して形成された高抵抗４″を利用するものである。
ＥＴＭ１，Ｍ２が直列接続されてなる反転回路の入力端
子と出力端子とを互いに接続し、それぞれの出力端子に
伝送ゲートＭＩＳＦＥＴＭ３およびＭ４を接続されてな
るメモリセル回路において、本発明に係るメモリセル回
路は、上記負荷抵抗Ｒ１，Ｒ２を第２図に示すように、
多結晶シリコンにイオン打込みにより低濃度の不純物を
導入して形成された高抵抗４″を利用するものである。
上記高抵抗４″を形成する一実施例により以下本発明を
さらに詳細に説明する。
さらに詳細に説明する。
半導体基板１表面に形成されたＳｉＯ２膜２およびゲー
ト絶縁膜２′上に気相化学成長により多結晶シリコンを
形成し、ソース・ドレインの如き領域３を形成する際に
ゲート絶縁膜２′上の多結晶シリコンおよび配線に利用
する多結晶のシリコンの高抵抗を形成する１部を除いて
、導電性を与え、ゲート電極および配線４′を形成する
。
ト絶縁膜２′上に気相化学成長により多結晶シリコンを
形成し、ソース・ドレインの如き領域３を形成する際に
ゲート絶縁膜２′上の多結晶シリコンおよび配線に利用
する多結晶のシリコンの高抵抗を形成する１部を除いて
、導電性を与え、ゲート電極および配線４′を形成する
。
次に上記高抵抗を形成する多結晶シリコンにはイオン打
込みにより低濃度の不純物を導入し、高抵抗４″を得る
ものである。
込みにより低濃度の不純物を導入し、高抵抗４″を得る
ものである。
上記不純物の導入は、例えは１０１２〜１０１３−２個
／ｃｍ３程度とすると１０〜１００ＧΩの抵抗値を得る
ことができる。
／ｃｍ３程度とすると１０〜１００ＧΩの抵抗値を得る
ことができる。
以上説明した本発明によれば下記の理由でその目的が達
成できる。
成できる。
負荷抵抗の値が１０〜１００ＧΩ程度の高抵抗であるた
め、導通している一方の反転回路に流れる電流値は数ｐ
Ａ程度となり、極めて低い消費電力となる。
め、導通している一方の反転回路に流れる電流値は数ｐ
Ａ程度となり、極めて低い消費電力となる。
また上記抵抗は大きな占有面積を必要とせずそのため高
集積化が図れる。
集積化が図れる。
したがって大容量の記憶装置として構成できる。
その場合特に再書込等の動作を必要としないスタティッ
クなフリツプフロツプとなるため周辺の制御回路が簡単
となり、また上記によって周辺回路が省略できさらに集
積度が向上する。
クなフリツプフロツプとなるため周辺の制御回路が簡単
となり、また上記によって周辺回路が省略できさらに集
積度が向上する。
すなわち、本発明では、前述したようなフリツプフロツ
プ回路から負荷ＭＩＳＦＥＴを取り除いたような従来の
メモリセルのゲート容量に貯えられた電荷の漏洩を、高
抵抗値の多結晶シリコン抵抗を通して補うことによって
情報電荷を記憶保持させるものであるから、従来のよう
な記憶保持用の周辺再書込回路を必要としないスタティ
ックなメモリセル回路装置を得ることができる。
プ回路から負荷ＭＩＳＦＥＴを取り除いたような従来の
メモリセルのゲート容量に貯えられた電荷の漏洩を、高
抵抗値の多結晶シリコン抵抗を通して補うことによって
情報電荷を記憶保持させるものであるから、従来のよう
な記憶保持用の周辺再書込回路を必要としないスタティ
ックなメモリセル回路装置を得ることができる。
しかもこのとき、漏洩電荷を補う程度の高抵抗値の多結
晶シリコン抵抗を通して記憶保持するものであるから、
記憶保持に必要な消費電流を、前述の負荷ＭＩＳＦＥＴ
を用いたメモリセル回路装置に比べ、桁違いに極めて小
さくすることができ、上記従来の両メモリセル回路装置
におけるそれぞれの問題点を同時に解決することができ
るという効果を得ることができる。
晶シリコン抵抗を通して記憶保持するものであるから、
記憶保持に必要な消費電流を、前述の負荷ＭＩＳＦＥＴ
を用いたメモリセル回路装置に比べ、桁違いに極めて小
さくすることができ、上記従来の両メモリセル回路装置
におけるそれぞれの問題点を同時に解決することができ
るという効果を得ることができる。
本発明は前記実施例に限定されず種々の実施態様を採る
ことができる。
ことができる。
負荷抵抗は多結晶シリコンに、イオン打込みにより低濃
度の不純物を導入して高抵抗を得るものであればその製
造方法は何んであってもよい。
度の不純物を導入して高抵抗を得るものであればその製
造方法は何んであってもよい。
第１図はメモリセル回路、第２図は本発明に係る負荷抵
抗の断面図である。 １・・・・・・基板、２，２′・・・・・・ＳｉＯ２膜
、３・・・・・・ソース・ドレイン、４・・・・・・ゲ
ート、４′・・・・・・配線、４″・・・・・・負荷抵
抗、５・・・・・・電極、Ｍ１〜Ｍ４・・・・・・ＭＩ
ＳＦＥＴ、Ｒ１〜Ｒ２・・・・・・負荷抵抗。
抗の断面図である。 １・・・・・・基板、２，２′・・・・・・ＳｉＯ２膜
、３・・・・・・ソース・ドレイン、４・・・・・・ゲ
ート、４′・・・・・・配線、４″・・・・・・負荷抵
抗、５・・・・・・電極、Ｍ１〜Ｍ４・・・・・・ＭＩ
ＳＦＥＴ、Ｒ１〜Ｒ２・・・・・・負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ 互いに交差結合された一対の駆動ＭＩＳＦＥＴと、
上記一対の駆動ＭＩＳＦＥＴの出力端子にそれぞれ接続
された伝送ゲートＭＩＳＦＥＴと、上記一対の駆動ＭＩ
ＳＦＥＴの出力端子と電源端子との間にそれぞれ接続さ
れた１０〜１００ＧΩ程度の高抵抗値を有する多結晶シ
リコン抵抗とから成ることを特徴とするメモリセル回路
装置。 ２ 上記多結晶シリコン抵抗の高抵抗値は、イオン打込
みにより不純物を導入することによって得られたもので
あることを特徴とする特許請求の範囲第１項記載のメモ
リセル回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48060879A JPS584459B2 (ja) | 1973-06-01 | 1973-06-01 | フリツプフロツプ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48060879A JPS584459B2 (ja) | 1973-06-01 | 1973-06-01 | フリツプフロツプ回路装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7140480A Division JPS55160456A (en) | 1980-05-30 | 1980-05-30 | Semiconductor device |
| JP7140380A Division JPS55160455A (en) | 1980-05-30 | 1980-05-30 | Manufacture of insulated gate type field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5011644A JPS5011644A (ja) | 1975-02-06 |
| JPS584459B2 true JPS584459B2 (ja) | 1983-01-26 |
Family
ID=13155090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48060879A Expired JPS584459B2 (ja) | 1973-06-01 | 1973-06-01 | フリツプフロツプ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584459B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117580A (en) * | 1976-03-30 | 1977-10-03 | Fujitsu Ltd | Manufacture for mis type integrating circuit |
| JPS53148989A (en) * | 1977-06-01 | 1978-12-26 | Hitachi Ltd | Mis-type semiconductor memory device |
| US5359562A (en) * | 1976-07-26 | 1994-10-25 | Hitachi, Ltd. | Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry |
| JPS6030107B2 (ja) * | 1976-07-26 | 1985-07-15 | 株式会社日立製作所 | Ｍｉｓ型半導体記憶装置 |
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| US4110776A (en) * | 1976-09-27 | 1978-08-29 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| DE2751481C2 (de) | 1976-11-22 | 1986-10-23 | Mostek Corp. (n.d.Ges.d.Staates Delaware), Carrollton, Tex. | Lastimpedanz für eine statische Halbleiterspeicherzelle |
| US4453175A (en) * | 1979-09-19 | 1984-06-05 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Static RAM layout with polysilicon resistors over FET gates |
| US5001270A (en) * | 1985-10-04 | 1991-03-19 | Amoco Corporation | Process for recovering 4,4' dihydroxydiphenyl sulfone from an isomer mixture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 |
-
1973
- 1973-06-01 JP JP48060879A patent/JPS584459B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4922871A (ja) * | 1972-06-20 | 1974-02-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5011644A (ja) | 1975-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19810825 |