JPS5843768B2 - 入出力処理システム用の指向コ−ド生成装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データプロセシングシステムに関し、特に多
数の周辺装置を含む入出力データ転送操作の制御に要す
る入出カシステムに関する。

一般に、処理システムのメモリーの特定部位に各種のサ
ブシステムのアクセスを制限する為の多くのシステムが
提供されて来た。

例えば、マルチプログラミング環境においては、監視プ
ログラムがユーザー又は従属プログラムにより不注意に
擾乱され又はアクセスされない様にする必要がある。

この形式のシステム例として、Ｈ，Ｎ、カントレル（Ｃ
ａｎｔｒｅｌ）等の米国特許第３，４７３，１５９号が
ある。

殆んどの場合、この種のシステムは、貴重なプログラム
およびデータの不注意による破壊を生じるアクセスから
のメモリーの保護と関連をもって来た。

他の形式のシステム、特に時分割システムは、不適当な
使用および開示に対してこのデータおよびプログラムを
防護する事に加え、データとプログラムの破壊からの保
護を講する必要を見出して来た。

この様な防護を行うシステムについては、１９６５年刊
の秋期合同コンピュータ会議（ＦＡＬＬＪＯＩＮＴＣＯ
ＭＰＴＪＴＥＲＣＯＮＦＥＲＥＮＣＥ）の議事録で発行
されたコールド（Ｃｏｒｂａｔｏ）およびフイスソトス
キ−（Ｖｙｓｓｏｔｓｋｙ ）共著の「マルチツクスジ
ステム（ｍｕｌｔｉｃｓ ｓｙｓｔｅｍ）の導入および
展望Ｊ （ＰＰ、１８８−１８９）なる論文に論議され
ている。

一般に、この種のシステムは、続いて開発されるシステ
ムと同様、主としてシステムの防護を「オペレーティン
グシステムソフトウェア」に依存して来た。

この形式のシステムは高度の防護性を提供するが、相当
に複雑で高価である。

更に、あるシステムの場合には、入出カル−チンにおけ
る欠陥を通してユーザープログラムがシステムのデータ
ベースの一部をなすファイルシステムに対するアクセス
を得る事が依然として可能であり、この為全システムを
不安定とすることがあった。

更に加えて、前述の形式のシステムは、オペレーティン
グシステム内に含まれ、あるいはデータ管理機構の一部
として含まれる基本的な機構を用いる全ての防護作用の
提供と主に関連している。

システムの入出力部の防護を確保する為、「合言葉」、
暗号技術およびスクランブル手法が用いられて来た。

これ等の技術のあるものが、ある場合に強力な保護を与
えても、処理およびアクセス動作における遅れの故に入
出力データ処理に対しては使用できない事もある。

従って、本発明の主な目的は、周辺機器および（又は）
システムの制御部に対する不当なアクセスに対し保護を
行う入出力処理システムの提供にある。

本発明の別の目的は、システムの各装置の増加を最小限
度に抑え入出カシステムの周辺機器が提供するファイル
への不当なアクセスを自動的に阻止するシステムの提供
にある。

本発明の更に別の目的は、入出カシステムにより実行さ
れるユーザープログラムが、そのアクセスが許される入
出力記憶装置のみにアクセスする事を保証する為の入出
力処理システム内に含まれる装置の提供にある。

前述の各目的は、本発明によれば、複数のユニットとモ
ジュールから成る入出カシステム内での前記モジュール
に結合される各ユニットの物理的ロケーションを識別す
る指向コード情報を生成する装置を、前記モジュールお
よびユニットの異なる１つ毎の内に含ませる事により達
成される。

本発明の装置を含むシステムの望ましい一実施態様にお
いては、各モジュールは１つのシステムインターフェー
ス装置に接続する。

入出力処理モジュールに対して割込み要請を特定のモジ
ュールが発する度に、システムのインターフェース装置
に含まれる装置は、前記モジュールにより与えられ入出
力処理モジュールに伝達される指向情報と合成される、
要請しているモジュールを識別する指向コード情報を生
じる。

入出力処理装置が割込みを処理する都度、処理装置内の
装置は、システムのインターフェイス装置から受けた指
向コード情報を前記処理装置内に含まれるレジスタに自
動的にロードする。

次いでこの処理装置は割込みを処理する為適当なプログ
ラムをアクセスする。

各種の割込みの処理に必要とされる各種のプログラムは
、この指向コード情報を記憶するレジスタの内容を変更
する事の出来る命令は持たない。

従って、１プログラムは、唯割込みを要請した指向コー
ド情報により指示された機器のみをアクセスし、他の機
器はアクセスしない。

この事は、ある機器又はシステムからの割込み要請に応
答するプログラムが、処理システム内の記憶機器に対す
る違法のアクセスを持ち得ない事を保証する。

本発明による入出カシステムの各モジュールをしてシス
テム内で割込みの源を識別する適当な指向コード情報を
与えさせる事により、このシステム全体の複雑さは最少
限度に抑えられる。

構成ならびに操作方法の相方に関して本発明の特徴と考
えられる特徴は、その他の目的および利点と共に、添付
図面に関して以下の記述を読めばより明確に理解されよ
う。

然しなから、各図面は例示の目的のみに供されるもので
、本発明の限定と見做すべきものではない。

一般的記述 第１図から判る様に、本発明の原理を採用したシステム
は、少くとも１つの入出力プロセサ−（■０ＰＰ）２０
０と、システムインターフェース装置（ＳＩＵ）１００
と、高速マルチプレクサ−（Ｈ８ＭＸ）３００と、低速
マルチプレクサ−（ＬＳＭＸ）４００と、上位プロセサ
ー７００と、局部メモリーモジュール５００に対応する
少くとも１つのメモリーモジュールとを有する。

こし等のモジュールの個々のものは、別の形式の他のイ
ンターフェース６００，６０３の複数の回線を介してシ
ステムインターフェース装置１００の多数のポートの１
つに接続する。

特に、入出力ブロセサ−２００と、上位プロセサー１０
０と、高速マルチプレクサ−３００はそれぞれポートＧ
、 Ｅ、 Ａに接続し、低速マルチプレクサ−４００と
メモリーモジュール５００はそれぞれポートＪ、ＬＭＯ
に。

接続する。

第１図の入出カシステムは、多数の「能動モジュール」
、「受動モジュール」および「メモリモジュール」を含
んでいる事が判る。

ＩＯＰプロセサー２００、上位プロセサー７００および
高速マルチプレクサ−３００は、各々が指令を出す能力
を有する如き能動モジュール（指令モジュール）として
作用する。

この能動モジュールはポートＡ乃至ＦＩと接続する。

複数個の受動モジュールは３つのポートＪ、におよびＬ
に接続する。

これ等のモジュールは、低速マルチプレクサ−４００と
システムインターフェース装置１００に対応し、本文に
記述する如くインターフェース６０１の回線に与えられ
る指令の通訳および実行が出来る装置である。

最後のグループのモジュールは、局部メモリーモジュー
ルと、インターフェース６０３の回線に与えられる２種
の指令を実行する事の出来る主システム（図示せず）に
おける如き遠隔メモリーモジュール（図示せず）を構成
する。

第１図の入出カシステムは、以下に更に詳細に記述する
データインターフェース、プログラミング可能インター
フェース、および割込みインターフェースと対応するイ
ンターフェース６００゜６０１、および６０２を介して
通常ポートＦと接続する上位プロセサー７０′０により
出される入出力命令に応答する入出力サブシステムとし
て作用する。

ポートＦとＥは、第１図のマルチプレクサ−かプロセサ
ーモジュールのいずれかの接続を可能にするインターフ
ェースを含む。

本発明の目的に対し、プロセサー７００は従来周知の構
造で米国特許第３，４１３，６１３号に記述される装置
形態をとる事が出来る。

望ましい実施態様においては、この入出力プロセサー２
００は入出力命令と、システムのインターフェース装置
１００から受取るプロセスの割込み要請との実行に必要
なチャンネルプログラムを起動停止させ、低速マルチプ
レクサ−４００に接続された単位記録周辺機器を直接制
御する。

このプロセサー２００はインターフェース６００と割込
みデータインターフェース６０２を介してポートＨと接
続する。

本発明の目的の為、構造が公知であると考えられる低速
マルチプレクサ−４００は、周辺アダプターを介して低
速周辺機器の取付けを可能とし、前記アダプターの各々
は機器アダプターインターフェース（ＤＡＩ）の各回線
と接続する。

このインターフェースとアダプターは、本発明の譲受人
に譲渡された米国特許第３，７４２，４５７号に記述さ
れたこれ等の諸装置の形態をとる事が出来る。

低速の各機器にはカード読取装置、カード穿孔装置、お
よびプリンターが含まれる。

第１図から判る様に、マルチプレクサ−４００はプログ
ラミング可能インターフェース６０１を介してポートＪ
に接続する。

高速マルチプレクサ−３００は、ディスク装置とテープ
装置３０９乃至３１２のグループ間の転送操作を直接制
御し、前記の各装置はチャンネルアダプター３０３乃至
３０６の個々に接続している。

最大１６迄の装置に対して可能なチャンネル制御装置ア
ダプター３０３乃至３０６の各々は、更にチャンネルア
ダプターインターフェース（ＣＡＩ）３００−１のイン
ターフェース回線を介してポート即ちチャンネル０乃至
３の個々に接続している。

高速マルチプレクサ−３００は、データインターフェー
ス６００、プログラミング可能インターフェース６０１
、および割込みインターフェース６０２に対応するポー
トＡと接続する。

本発明の目的に対しては、チャンネルコントローラーア
ダプター３０３乃至３０６は構造は公知と考えられ、又
前記の米国特許第３，７４２，４５７号に記載されたコ
ントローラーアダプターの形態を取り得る。

前述の如く、各モジュールはシステムインターフェース
装置１００の別個のポートに接続する。

この装置１００は、各対のモジュール間にデータおよび
制御情報の転送を可能にする転送径路を介して異なるモ
ジュールの相互の接続を制御する。

本発明の目的の為、システムインターフェース装置１０
０は、要請モジュールが最も高い優先順位を有し次の利
用可能なメモリーサイクルを与えられる時、各「能動」
モジュールをしてデータの局部メモリーモジュール５０
０に対する人出方向の転送を可能にする切換えネットワ
ークとして見出される。

即ち、本文に説明した如く、装置１００は優先順位論理
回路を含み、この回路は、能動モジュールの各々からの
要請の相対順位を決定し、次に利用可能なメモリーサイ
クルを、受取った最も高い優先順位要請に与える。

更に、装置１００は、各モジュールから受取る割込み要
請の相対的優先順次を決定する割込み優先順位論理回路
を含み、受取った最も高い優先順位の要請を選択し、本
文に説明する切換えネットワークを介してプロセサー２
００に対してこの要請を送る。

ポートインターフェース 第１図のモジュールの別のものについて詳細に記述する
前に、前述の各インターフェース６００乃至６０３につ
いて第５ａ乃至５ｄ図に関して以下に記述する。

最初に第５ａ図において、同図は、能動モジュールとシ
ステムインターフェース装置１００間に情報の交換を行
うインターフェースの１つであるデータインターフェー
スを構成する回線を開示している事が判る。

この交換は、一連の「ダイアローブ」と呼ばれる信号で
編成された予め用意された法則により、各種の信号回線
の論理的状態を制御する事により実施される。

第５ａ図から判る様に、このインターフェースは、能動
出力ポート要請回線（ＡＯＰＲ）と、複数個の対ＳＩＵ
データ回線（ＤＴＳＯＯ乃至ＤＴＳ３５、ＰＯ乃至Ｐ３
）と、複数個の対ＳＩＵ指向データ回線（ＳＤＴＳＯ乃
至６、Ｐ）と、ＳＩＵに対して識別された複数個のマル
チポート回線（ＭＩＴＳＯ乃至３、Ｐ）と、能動要請を
受けた回線（ＡＲＡ）と、受信読取りデータ回線（ＡＲ
ＤＡ）と、ＳＩＵからの複数個のデータバス回線（ＤＦ
ＳＯＯ乃至３５、ＰＯ乃至Ｐ３）と、ＳＩＵからの複数
個のマルチポート識別子回線（ＭＩＦＳＯ乃至３、Ｐ）
と、ＳＩＵからの２倍精度回線（ＤＰＦＳ）と、受信状
態回線（ＡＳＴ）とを含んでいる。

このインターフェース回線の記述については以下の項で
より詳細に行う。

データインターフェース回線 名称 説 明 ＡＯＰＲ： 能動出力ポート要請回線は一定方向の
回線であり、各能動モジュールか ら５ＩＵ１００に対して延在する。

この回線は、セットされると、指令 又はデータが伝達されるべき転送径 路をモジュールが要請する事を ＳＩＵに信号する。

ＤＴＳＯＯ〜：このデータ径路回線は、各能動モジ３５
ニールとＳＩＵ間に延在する４バイＰｏ〜３
トの巾の一定方向径路（４つの１０ビツトバイト）で
あり、各能動モジ ュールから５ＩＵ１００に指令又は データを転送する為に使用される。

５ＤＴＳＯ〜：ＳＩＵに対する指向データ各回線は、６
Ｐ 各能動モジュールから５ＩＵ１００に延在す
る。

これ等の回線は、回線ＡＯＰＲがセットされる時、５Ｉ
Ｕ１００に指向制御情報を与える為に用いら れる。

指向制御情報は、以下の如くコード化される７ビツトと
パリティ ビットからなる。

即ち、（ａ） ビットＯの状態はＤＴＳ回線に与えら
れる指令のタイプ（指令が プログラミング可能なインターフ ェイス指令かメモリー指令かどう か） （ｂ） ビット１乃至４は、どのモジュールが指令を
受取りこれを割込ま せるかを示す様コード化されてい る（指令はメモリーモジュールの みにより解釈され、プログラミン グ可能なインターフェイス指令は、 入出力プロセサー２００を除く全 てのモジュールにより解釈される）３ （ｃ） ビット５の状態は、指令情報の１又は２ワー
ドのいずれが要請側 の能動モジュールと指定された受 取り側のモジュール間に転送され るかを示す（１ワードは単精度転 送を規定し、２ワードは２倍精度 転送を規定する。

）（ｄ） ビット６の状態は、要請側のモジュールと
指定されよ受取り側モ ジュール間の転送の方向を示す。

（ｅ） ビットＰは、５ＩＵ１００内に含まれる装置
によりチェックされ る要請側の能動モジュールにより 生成されるパリティビットである。

ＭＩＴＳＯ乃：ＳＩＵに対するマルチポート識別子至３
．Ｐ の４回線は能動モジュールから５ＩＵ１［）
迄延在している。

これ等の回線は、能動モジュール内のど のサブチャンネル又はポートが回線 ＡＯＰＨのセットを行ったかを示す様 コード化されている。

ＡＲＡ： 能動要請を受けた回線は５ＩＵＩ ００
から各能動モジュールに延在する。

この回線は、指定された受取り側モ ジュールが、このモジュールをして データインターフェース回線から要 請された情報を取出させる能動モジ ュールの要請を受けた事を示す様セ ットされている。

ＡＲＤＡ： 受信読取りデータ回線は、ＳＩＵから
各能動モジュールに延在している。

この回線は５ＩＵ１００によりセッ トされて、能動モジュールに対し、 これが指定されたモジュールかう既 に要請のあったデータを受信する事 を示す。

ＤＦＳ００乃：ＳＩＵからのデータ回線は、ＳＩＵ至３
５． から各能動モジュールに延在する４ＰＯ乃至３
バイト巾の一定方向径路（４つの１０ビツトバイト）
である別の組の データ径路回線である。

これ等のセットの回線は５ＩＵ１００により使 用されて読出しタイプのデータを能 動モジュールの指定されたものに送 る。

ＭＩＦＳＯ乃：奇数パリティ回線を加えた４つのマ至３
Ｐ ルチポート識別子回線は５ＩＵ１００から各能
動モジュールに延在してい る。

これ等の回線は、能動モジュールのどのポート又はサブ
チャンネル が５ＩＵＩ ００からの既に読出され た動作のデータを受信するかを示す 様コード化されている。

ＤＰＦＳ ： ＳＩＵからの２倍精度回線はＳＩＵ
から各能動モジュールに延在してい る。

この回線の状態は、読取りデータの１ワードか２ワード
のいずれが 転送（読取り指令）を完了する能動 モジュールによって受信されるもの であるかを示す。

ＡＳＴ ： 受信状態回線は５ＩＵ１００から各能
動モジュールに延在する。

回線ＡＲＤＡを相互に排除したこの回線の 状態は、ＤＦＳ回線に与えられた状 態の情報を受信すべき事を能動モジ ュールに信号する。

第５ｂ図に示されたプログラミング可能なインターフェ
ース６０１の回線は、能動モジュールト指定されたモジ
ュールとからの指令情報の転送を行う。

この転送は、「ダイアローブ」と呼ばれる一連の信号で
編成された予め定めた法則に従って各種の信号回路の状
態のロジックを制御する事により行われる。

このプログラミング可能インターフェースは、受信プロ
グラミング可能インターフェース指令回線（ＡＰＣ）と
、ＳＩＵからのプログラミング可能インターフェースデ
ータの複数個の回線（ＰＤＦＳＯＯ〜３５ 、 ＰＯ〜
３）と、プログラミング可能インターフェース作動可能
回線（ＰＩＲ）と、読取りデータ転送要請回線（ＲＤＴ
Ｒ）と ＳＩＵに対する複数個のプログラミング可能） インターフェースデータ回線（ＰＤＴＳＯＯ〜３５゜Ｐ
Ｏ〜３）と、読取りデータ受信回線（ＲＤＡＡ）とを含
んでいる。

このインターフェース回線については以下に詳細に記述
する。

プログラミング可能インターフェースポート 明 受信プログラミング可能インターフ ェース指令回線は、５ＩＵ１００か ら各受取り側モジュールに延在する。

この回線は、セットされると、 ＳＩＵによりインターフェースの ＰＤＦＳ回線に指令情報が与えらへ この指令情報がモジュールにより受 信される事をモジュールに対して信 号する。

ＰＤＦＳＯＯ：ＳＩＵ回線からのプログラミング可〜３
５． 能データは、５ＩＵ１００から各モＰＯ−Ｐ３
ジュールに延在する４バイト巾の一定方向性の径路
（４つの１０ビツト バイト）である。

これ等の回線は、システムインターフェース装置 （ＳＩＵ）から指定された受取り側モ ジュールにプログラミング可能イン ターフェース情報を与える。

ＰＩＲ： プログラミング可能なインターフェース
作動可能回線は各モジュールか らＳＩＵに延在する。

この回線は、セットされた時、モジュールが回線 ＰＤＦＳに与えられるべき指令を受 ける用意がある事を示す。

ＰＤＴＳＯＯ： ＳＩＵに対するプログラミング可能〜
３５． なインターフェースデータ回線は、ＰＯ〜Ｐ
３ 各モジュールから５ＩＵ１００に延在する４バイト
巾の一定方向径路 （４つの１０ビツトバイト）である。

これ等の回線はプログラミング可能 名称 ＡＰＣ二 インターフェース情報をＳＩＵに転 送する様に用いられる。

ＲＤＴＲ二 読取りデータ転送要請回線はプログラミ
ング可能インターフェースに接 続された各モジュールかう５ＩＵ１００ に延在する。

この回線はセットされた時、既に要請された読出しデー
タ がモジュールに転送するのに利用可 能であり、モジュールにより回線 ＰＤＴＳに与えられた事を示す。

ＲＤＡＡ： 読出しデータを受信した回線は５ＩＵ
１００から各モジュールに延 在する。

この回線は、セットされた時、回線ＰＤＴＳに与えられ
たデータ が受は取られ、又このモジュールが これ等回線から情報を取出す事が出 来る事をモジュールに対して示す。

別のインターフェースは、入出力プロセサー２００によ
る処理の割込みを行う第５ｃ図の割込みインターフェー
ス６０２である。

即ち、このインターフェースは、能動モジュールによる
割込み情報の５ＩＵ１００に対する転送を、Ｓ ＩＵｌ
００による割込み情報の処理用入出力プロセサー２０
０に対する転送と共に可能にする。

他のインターフェースと同様に、割込み要請の転送は、
「ダイアローブ」と呼ばれる一連の信号で編成された予
め定めた法則に従って各種の信号回線の論理的状態を制
御する事により行われる。

このインターフェースは、割込み要請回線（ＩＲ）と、
複数個の割込みデータ回線（ＩＤＡｌ０ Ｏ〜１１．Ｐ
ｏ−Ｐｌ）と、ポートＡ乃至りに接続されたモジュール
に対する複数個の割込みマルチポート識別子回線（ＩＭ
ＩＤＯＯ−０３）とを含む。

ポートＧ及びＨに接続されたモジュールに対しては、こ
の割込みインターフェースは更に、零レベルの存在する
回線（ＬＺＰ）と、より高次レベルの存在する回線（Ｈ
ＬＩＰ）と、割込みデータ要請回線（ＩＤＲ）と、解放
回線（ＲＬＳ）と、複数個の能動割込みレベル回線（Ａ
ＬＬＯ〜２）とを含む。

第５ｃ図から判る様に、割込みインターフェースポート
ＧとＨは、割込みマルチポート識別子回線を含まない。

割込みインターフェース回線については以下に更に詳細
に記述する。

割込みインターフェース回線 名称 説 明 ■Ｒ二 割込み要請回線は各モジュールから５ＩＵ
１００に延在する。

この回紹はセットされると、サービスを必要 とする事をＳＩＵに対して示す。

ＩＤＡＯ〜：この割込みデータ回線は能動モジュ３、Ｐ
Ｏ，−ルから５ＩＵ１００に延在する事ＩＤＡ４〜 を
示す。

これ等の回線は、割込み要１１、Ｐｌ 請がプロセサー
により受信される時入出力プロセサーに対し転送を要す る制御情報を含む様にコード化され る。

これ等のビットは以下の如くにコード化される。

即ち、（ａ） ビットＯの状態は、２つのプロセサー
のどちらが（即ち、プロセ サ一番号）割込み要請を処理する かを５ＩＵＩ ００に対して規定す る。

（ｂ） ビット１〜３は、５ＩＵ１００に対して割込
み要請の優先順位即 ちレベル番号を示す様にコード化 されている。

（ｃ） ビットＰＯはビットＯ〜３に対するパリティ
ビットである。

（ｄ） ビット４〜８は、割込みを処理する為の正確
な手順を照合する入 出力プロセサー２００により生成 される必要のあるアドレスの一部 を与える様にコード化される（即 ち、割込み制御ブロック番号 ＩＣＢＮ）。

（ｅ） ビットＰ１はビット４〜１１に対するパリテ
ィピットである。

ＩＭＩＤＯＯ：割込みマルチポート識別子回線は各〜ｏ
３ 能動モジュールから５ＩＵ１００に延在する。

これ等の回線は、能動モジュールのどのサブチャンネル
が割 込みサービスを要請したかを識別す る様にコード化されている。

ＬＺＰ： レベル零の存在する回線は５ＩＵ１００
から入出力ブロセサ−２００に延在 している。

この回線はセットされた時、５ＩＵＩ ００によりプロ
セサー ２００に指向される最優先順位（レ ベル０割込み）要請がある事を示す。

ＨＬＩＰ： より高いレベルの割込みの存在する回
線はＳＩＵから入出力プロセサー に延在する。

この回線はセットされた時、プロセサー２００により実
行 される手順又はプロセスよりも高い レベルの優先順位を有する割込み要 請がある事を示す。

ＩＤＲ： この割込みデータ要請回線は、人出カブ
ロセサ−２００からＳ Ｉ Ｕ１００迄延在する。

この回線はセットされた時、割込みデータが５ＩＵ１０
０ により回線ＤＦＳのプロセサーに送 られるべきものである事を示す。

ＲＬＳ： この解放回線は入出力プロセサー２００
から５ＩＵ１００に延在する。

この回線はセットされた時、プロセ サー２００が現行の手順の実行を完 了した事を示す。

ＡＩＬＯ〜２：能動割込みレベル回線は、ＳＩＵから入
出力プロセサ−２００に延在す る。

これ等の回線は、プロセサー２００により実行される手
順の割込 みレベル番号を指定する様コード化 されている。

第１図のモジュールのあるものにより使用される最後の
組のインターフェースは、第５ｄ図の局部メモリーイン
ターフェース回線に対応する。

局部メモリーインターフェース６０３は、局部メモリー
５００とシステムの各モジュールとの間の情報交換を行
う。

この情報交換は、「ダイアローブ」と呼ばれる一連の信
号で編成された予め定めた法則に従って、各種の信号イ
ンターフェース回線の論理的状態の制御により行われる
。

この局部メモリーインターフェースは、対メモリ−デー
タの複数個の回線（ＤＴＭＯＯ〜３５．ＰＯ−Ｐ ３）
と、対メモリー要請識別子の複数個の回線（ＲＩＴＭＯ
〜７．ＰＯ−ＰＬ）と、対メモリー規定回線の複数個の
回線（ＳＬＴＭＯ〜３．Ｐ）と、受信ＰＩ指令回線（Ａ
ＰＣ）と、受信ＺＡＣ指令回線（ＡＺＣ）と、Ｐ■イン
ターフェース作動可能回線（ＰＩＲ）と、ＺＡＣインタ
ーフェース作動可能回線（ＺＩＲ）と、読出しデータ転
送要請回線（ＲＤＴＲ）と、メモリーからの複数個のデ
ータ回線（ＤＦＭＯＯ〜３５、ＰＯ−Ｐ３）と、メモリ
ーからの複数個の要請識別子回線（ＲＩＦＭＯ〜７．Ｐ
Ｏ〜ＰＬ）と、メモリーからの２倍精度回線（ＤＰＦＭ
）と、ＱＵＡＤ回線と、読出しデータ受信回線（ＲＤＡ
Ａ）と、システムクロック回線（ＳＹＳ−ＣＬＫ）とを
含む。

メモリーインターフェースとプログラミング可能インタ
ーフェースの指令は、インターフェースの同じ物理的デ
ータ回線から転送される。

このインターフェースは、割込み要請の処理の為の１セ
ツトの回線を含まず。

従って５ＩＵ１００により局部メモリーに接続されたモ
ジュールはメモリーの割込みを直接行わない。

局部メモリーインターフェース回線については以下に詳
細に記述する。

局部メモリーインターフェース回線 名称 説 明 ＤＴＭＯＯ〜：データ径路回線は、５ＩＵ１００か３５
、ＰＯら局部メモＩＪ−５００迄延在する４〜Ｐ３
バイト巾の一定方向性径路（３６情報回線と４奇数パ
リティ回線）を構 成する。

これ等の回線は、メモＩＪ−又はプログラミング可能イ
ンターフ ェイス指令を局部メモＩＪ −５００に 転送する様に用いる。

ＲＩＴＭＯ〜：対メモＩＪ ＩＪクエスター識別子回
線３、ＰＯ，は、５ＩＵ１００から局部メモリーＲＩＴ
Ｍ４〜５００に延在する２つのグループの７、Ｐｌ
４回線を構成する。

これ等の回線は、指令を開始したモジュールを識別す る局部メモリー情報を送る様にコー ド化され、要請されたデータを正し いモジュールに戻す為に使用される。

ＳＬＴＭＯ〜：対メモリー規定回線は、５ＩＵ１００３
、Ｐ から局部メモＩＪ−５００迄延在し、２つ
のポート番号選定回線と、対メ モリー読出し／書込み回線と、対メ モリー２倍精度回線と、パリティ回 線とを含む。

これ等回線に与えられた情報信号は、以下の如くにコー
ド 化される。

即ち、（ａ） ビットＯ〜１は、接続されたモジュー
ル内のどのポート又はサブ チャンネルがモジュールに送られ たメモリー指令を受取り翻訳する ＡＺＣ： ＡＰＣ： ＰＩＲ： かを規定する様にコード化された ポート番号選定ビットである。

（ｂ） ビット２は、新らしい指令が ５ＩＵ１００によりメモリーに送 られる時、ＳＩＵにより局部メモ ＩＪ−５００に対して前送りされる 能動モジュールから受取られた指 開制御情報に含まれる対メモＩＪ− 読出し／書込みビットである。

このビットの状態は、データ転送の 方向を示す。

（ｃ） ビット３は、転送すべきデータ量を規定する
様コード化された対 メモリー２倍精度ビットである。

これは又、新らしい指令がメモリ ーモジュールに送られる時、 ５ＩＵ１００により局部メモリー モジュール５００に対して前送り される能動モジュールにより与え られる指向制御情報にも含まれて いる。

受信ＺＡＣ指令回線は、５ＩＵ１００ から局部メモリーモジュール５００ 迄延在する。

この回線はセットされた時、５ＩＵ１００により他の回
線 に与えられるＺＡＣ指令と制御情報 を受信する為局部メモリーモジュー ル５００に信号する。

このインターフェース回線の設定は受信ＰＩ指令 インターフェース回線を用いて相互 に排他的である。

プログラミング可能インターフェー スに関連して記述される如く、受信 プログラミング可能インターフェイ ス指令回線は、５ＩＵ１００から局 部メモリーモジュール５００迄延在 する。

この回線はセットされた時、回線ＤＴＭに与えられる指
令情報が 局部メモリーモジュール５００によ り受信されるべきものである事を示 す。

プログラミング可能インターフェー スに関連して記述される如く プロ グラミング可能インターフェース作 動可能回線は、局部メモリーモジュ ール５００から５ＩＵ１００迄延在 する。

この回線はセットされる時、局部メモリーモジュール５
００がプ ログラミング可能インターフェース （ＰＩ）指令を受信する事が出来る 事を５ＩＵ１００に対し信号する。

ＲＤＴＲ： 読出しデータ転送要請回線は、局部メ
モリーモジュール５００から ５ＩＵ１００迄延在する。

この回線はセットされた時、ＺＡＣ又はＰＩ指 令により既に要請された読出しタイ プのデータが、データを必要とする モジュールに送られるべき必要な制 御情報に沿って利用可能である事を 示す。

ＤＦＭＯＯ〜：メモリーからのデータ回線は、局部３５
、ｐＯメモリーモジュール５００から〜Ｐ３ ５Ｉ
Ｕ１００迄延在する４バイト巾の一定方向バスである。

これ等の回線は、５ＩＵ１００を介して能動モ ジュールに対し読出し被要請タイプ のデータを戻す様に使用される。

ＲＩＦＭＯ〜＝２グループのメモリーからのりクエ３、
ＰＯスター識別子回線は、局部メモリーＲＩＦＭ４〜
モジュール５００から５ＩＵ１００７、Ｐｌ 迄延在
する。

これ等の回線は、モジュール５００から要請側モジュー
ル 迄読出しデータを戻す様に指向する 様コード化される。

ＤＰＦＭと ：メモリーからの２倍精度回線とＱＵＡＤ
ＱＵＡＤ回線４４局部メモリーモジュール５０
０から５ＩＵ１００迄延在 する。

これ等回線は、読出しデータ転送要請時間の空隙時間中
要請側の モジュールに対して５ＩＵ１００を 介して転送されるべきワードの番号 を示す様にコード化されている。

これ等の回線は以下の如くコード化さ れている。

即ち、ＱＵＡＤ ＤＰＦＭ ０ ０１ワード：単精度 ０ １２ワード：２倍精度 １ × （無視）４ワード ＤＳＤ： 読出しデータ／状態識別子回線は局部メ
モリーモジュール５００から ＳＩＵ迄延在する。

この回線の状態は、ＳＩＵに対し、回線ＲＤＴＲがセ ットされた時、回線ＤＦＭに与えら れた情報が読出しデータか状態情報 かを信号する。

この回線はセットされると、１又は２ワード（ＱＵＡＤ
二〇）の状態情報が転送されていることを 示す。

この回線は２進数のＺＥＲＯにリセットされる時、４ワ
ード迄のデ ータが転送されつへあり、かつ番号 は回線ＱＵＡＤとＤＰＦＭのコード化に より規定される事を信号する。

ＲＤＡＡ： プログラミング可能端末と関連して記述
された読出しデータ受信回線は ５ＩＵ１００から局部メモリーモジ ュールに延在する。

この回線はセットされる時、メモリーモジュールに 対し、局部メモリーモジュールによ りインターフェース回線上に与えら れたデータが受取らへ又局部メモ リーモジュールがこれ等回線からデ ータを取出す事が出来る事を信号す る。

５ＹＳ−ＣＬＫ：このシステムクロック回線は、５ＩＵ
１００からシステムの各モジ ュール迄延在する回線である。

この回線は、入出力プロセサー２００内 に含まれたクロック源に接続されて 共通のシステムクロック源からの各 メモリーモジュールの動作を同期さ せる。

第５ａ乃至５ｄ図が第１図のシステムの異なるモジュー
ルを５ＩＵ１００に接続する回線を示すが、他の回線も
例えばエラー条件および動作条件の如き他の条件の信号
の為に含まれる事は明らかであろう。

第１図のモジュールにより用いられる別の型式のインタ
ーフェースについて記述したが、本発明の理解の為、モ
ジュールについて以下に更に詳細に記述しよう。

入出カプロセッサ２００の詳細な説明 第２図において、プロセサー２００は、命令実行の為の
制御記憶装置２０１−１０内に記憶されたマイクロ命令
に応答して制御信号を生成する機作用するマイクロプロ
グラム化された制御セクション２０１と、局部メモリー
モジュール５００から取出された命令を記憶する為の命
令バッファーセクション２０２と、記憶セクション２０
３と、制御記憶装置２０１−１０内に記憶されたマイク
ロプログラムの制御下で算術および論理演算を行う為の
処理セクション２０４とを有する様が判る制御記憶セク
ション２０１ 各セクションを更に詳細に考察すれば、制御記憶装置２
０１−１０は、例えば読出し専用メモリー（ＲＯＭ）を
用いる固定セクションから構成されている。

記憶装置２０１−１０は、セレクタースイッチ２０１−
１４に与えられた８つのアドレスシースのいずれかから
信号を介してアドレス指定可能である。

アドレス指定されたロケーションの内容は、出力レジス
ター２０１−１５に読出されてブロック２０１−１６内
に含まれるデコーダー回路により解読される。

更に、図示の如く、レジスター２０１−１５のマイクロ
命令内容のフィールドの１つからの信号は、８つの入力
ソースのどれが１つのアドレスを制御記憶装置２０１−
１０に与えるべきかを選定する為のスイッチ２０１−１
４に入力として与えられる。

レジスター２０１−１５に読出されたマイクロ命令は、
制御記憶２０１−１０を適当なマイクロプログラムルー
チンにブランチさせる為のアドレス常数を含んでいる。

第２図から判る様に、８つの制御記憶装置アドレスソー
スは、システムインターフェース装置１００とプロセサ
ー２００内に含まれる回路により与えられる信号から得
られる割込み／除外信号と、加算回路２０１−２４を介
してレジスター２０１−２２に記憶される次のアドレス
情報を受取る次のアドレスレジスターポジションと、戻
りアドレスレジスター２０１−２０の戻りアドレス内容
を受取る戻りアドレスレジスターポジションと、メモリ
ー出力レジスター２０１−４を介して径路発見メモＩＪ
−２０１−２からのアドレスを受取る実行アドレスレジ
スターポジションと、レジスター２０１−４からもアド
レスを受取るシーケンスアドレスレジスターポジション
ト、出力レジスター２０１−１５から常数値を受取る常
数ポジションとを含む。

適当な次のアドレスは、演算子入力としてスイッチ２０
１−１４により選択されたソースの１つからアドレス信
号を、又他の演算子入力としてブロック２０１−２６の
スキップ制御回路からの信号を受取る加算回路２０１−
２４により生成される。

このスキップ制御回路は制御記憶レジスター２０１−１
５に記憶された常数信号により条件を与えられ、前記レ
ジスタ２０１−１５は更に加算回路２０１−２４に対す
る演算子入力の１つとして適当な値を与える。

加算回路２０１−２４により生成されたアドレスは、ス
イッチ２０１−１４により与えられたアドレスとブロッ
ク２０１−２６のスキップ制御回路により与えられた常
数信号の和を表わす。

要約すれば、スイッチ２０１−１４の異なるポジション
は、制御記憶装置２０１−１０から読出されたマイクロ
命令に応答して選定され、プログラム命令のＯＰコード
により規定される演算の実行に必要とされる制御記憶装
置２０１−１０に記憶されたマイクロプログラムに対す
る適当なアドレスを与える。

命令ＯＰコードは図示の如く径路２０１−６を介して径
路発見メモＩＪ−２０１−２に与えられる。

スイッチ２０１−１４の戻りアドレスレジスターポジシ
ョンは、ブランチ演算の結果のプログラムシーケンス操
作の間選定されるが、常数レジスターポジションは、レ
ジスター２０１−１５に記憶されるマイクロ命令の常数
フィールドにより構成される制御記憶装置２０１−１０
における予め定められたロケーションに対するブランチ
を与える様選定される。

プログラム命令の実行の完了時に割込みが処理される。

第２図において示される如く、高レベル割込みの存在す
る（ＨＬＩＰ）回線とレベル零の割込み（ＬＺＰ）回線
はスイッチ２０１−１４に信号を与える。

ＨＬＩＰ回線に与えられた信号はプロセス制御レジスタ
ー２０４−２２からの割込み禁止信号でｌ’−ＡＮＤＪ
され、その結果は、ＬＺＰ回線に与えられた信号でｌ’
−０ＲＪされる。

高レベル割込みが存在する信号が禁止されないか、ＬＺ
Ｐ回線に与えられた信号がある場合は、スイッチ２０１
−１４に接続された回路（図示せず）からの信号は、例
外／割込みポジションを選定する。

割込みの存在を示す信号回線（ＬＺＰとＨＩＰＬ）は、
次のプログラム命令を実行する為のマイクロ命令シーケ
ンスを照合する代りに、照合すべきマイクロ命令の割込
みシーケンスの選定を惹起する。

「例外」を示す信号回線は、スイッチ２０１１４と関連
する制御回路（図示せず）に適用され、例外／割込みポ
ジションの選定を惹起する。

これは、マイクロ命令の例外シーケンスの照合の為のア
ドレスを与える。

実行の種類に依り、この例外操作は直ちに処理されるが
、これは連続するプログラム命令の実行が阻止する必要
があるか、あるいは不可能である（例えば故障、違法な
命令）為である。

この例外は、条件が緊急を要しない場合（例えば、タイ
ムアウト、オーバーフロー等）プログラム命令の実行完
了と同時に処理される。

本文に説明した如く、例外操作の発生の為、選定される
べき２０１−１４の例外／割込みポジションおよびプロ
セス制御レジスター２０４−２２における適当なビット
ポジションの設定を惹起する。

第１図においてＰＤＡと呼ばれ、制御セクション２０１
の動作の適当なメモリーサイクルを確立する為に必要な
タイミング信号は、プロセサー２００の他のセクション
および第１図のシステムの他のモジュールの動作の為の
タイミング信号と共に、ブロック２０１−３０内に含ま
れるクロック回路により与えられる。

本発明の目的から、このクロック回路は第２図の他の回
路と共に、構造が公知と考えられ、例えば１９７２年に
テキサスイストルメンツ、Ｉｎｃ、により刊行された「
設計技術者の為の集積回路カタログ」なる名称の出版物
に開示された回路形態をとる事が出来る。

特に、このクロック回路は、水晶制御発振器とカウンタ
ー回路を有し、スイッチ２０１−１４は複数個のデータ
セレクター兼マルチプレクサ回路を含む事が出来る。

前述の事から、殆んどのマイクロプログラム制御の装置
における如く、制御記憶装置２０１−１０は各プロセサ
ーの動作サイクルに必要な制御を写える事が判る。

即ち、■動作サイクル間に制御記憶装置２０１−１０か
ら読出された各マイクロ命令ワードは多数の分離制御フ
ィールドに分割され、前記フィールドは、異なるスクラ
ッチパッドメモリーのアドレス指定と演算子（オペラン
ド）の選定の為第２図の各種のセレクタースイッチに対
して必要な入力信号と、ブランチ操作の為各種のテスト
条件を規定する為の信号と、セクション２０４の加算／
シフター装置の動作の制御の為の信号と、指令を生成す
るのに必要な制御情報を与える為の信号とを与える。

制御セクション２０１の動作に関するより詳細な情報に
関しては、本願発明の譲受人に譲渡されたＧ・ウニズレ
−・パターンン（Ｗｅｓｌｅｙ Ｐａｔｔｅｒｓｏｎ）
等の「径路発見装置（パスファインダー）制御メモリー
」と題される係属中の米国特許出願を参照すると良い。

又、本願明細書の初めに引用された各出願を参照しても
良い。

命令バッファーセクション２０２ このセクションは、局部メモリーモジュール５００から
取出されレジスター２０４−１８のデータを介して与え
られた命令の４ワード迄記憶する為の複数個のレジスタ
ー２０２−２を有する。

レジスター２０２−２のグループは、２つの出力、即ち
現行命令の読出し出力（ＣＩＲ）と次の命令の読出し出
力（ＮＩＲ）を出す様になされた２ポジシヨン命令レジ
スタースイツチ２０２−４に接続されている。

半ワード又は完全ワードベースの命令ワードの選定は、
ブロック２０４−１２の作業レジスターの最初のものに
通常記憶された現行命令カウンター（ＩＣ）のビットポ
ジションの状態に従って行われる。

本発明の目的には、この構成は公知の設計であると考え
る事が出来る。

記憶セクション２０３ 第２図から判る様に、このセクションは、それぞれ８つ
の優先レベルの異なる１つを与えられた８つの異なるプ
ロセスと関連する８つのセット即ちグループのレジスタ
を含むスクラッチパッドメモリーを有する。

最も高い優先レベルはレベル零であり、最も低い優先レ
ベルはレベル１である。

各グループ即ち各レベルは以下に記述する様に使用され
る１６レジスターを含んでいる。

スクラッチパッドメモリー２０３−１０は８つのポジシ
ョンデータセレクタースイッチ２０３−１４を介してア
ドレス指定され、前記セレクタースイッチは、８つのソ
ースのいずれかからの７つのビットアドレスをアドレス
入力２０３−１２に選択的に与える。

アドレス入力２０３−１２の最上位の３ビツトポジシヨ
ンは８セツトのレジスターの１つ（即ちそのレベル）を
選択し、残りの４ビツトは１６レジスターの１つを選択
する。

Ｓ ＩＵＩ ００により能動割込みレベル（ＡＩＬ）回
線に与えられた信号は、スクラッチパッドアドレス人力
２０３−１２に対する最上位の３つのビットを与える。

残りの信号は、■Ｒ８Ｗを介して与えられた命令からの
制御記憶レジスター２０１−１５即ちフィールドにより
与えられる。

書込みアドレスレジスター２０３−２２は、レジスター
２０１−１５に含まれるマイクロ命令のフィールドの１
つにより指定される現行プログラム命令のビット９〜１
２又はビット１４〜１７のいずれかに対応する信号を記
憶する様にスイッチ２０２−４を介しロードされる。

従って、書込みアドレスレジスターは、スクラッチパッ
ドメモリー２０３−１０の汎用レジスターの１つに対し
結果を負荷即ち戻す為のアドレス記憶を与える。

書込み動作は、書込みクロック信号の生成と同時に生じ
、このクロック信号は、２進数の１に対するクロック書
込みフリップフロップ（図示せず）の切換えに応答して
、あるいはレジスター２０１−１５にロードされたマイ
クロ命令の１フイールドに応答して生じる。

書込みフリップフロップにより生成された時、書込みク
ロック信号は、書込みフリップフロップが次のＰＤＡク
ロックパルスの生成と共に２進数の零にリセットされる
時、生じる。

この事は、次の命令の処理の始動の間、プログラム命令
に関する書込み動作を行わせるものである。

書込みアドレスレジスター２０１２２の内容は、レジス
ター２０１２２が０，１又は１５のアドレスを記憶する
都度、出力回線上に１信号を生成する様に作用するセレ
クタースイッチ２０３−１４を介してデコーダーネット
ワーク２０３−２８に与えられる事が判るであろう。

この信号は、書込みフリップフロップが２進数の１の状
態にある時、ゲート作用回路（図示せず）により書込み
クロックパルスの生成を禁止する。

更に、デコーダーネットワーク２０３−３８は、プロセ
ス状態レジスター２０４−２０からのモード信号を受取
る。

プロセサー２００がマスター動作が従属動作のいずれか
にあるかを示す信号の状態は、出力信号で１’−ＡＮＤ
Ｊされ、プロセス制御レジスター２０４−２２に対し１
つの入力として与えられる別の出力回線上に例外信号を
生成する様に使用されスイッチ２０１−１４の例外−割
込みポジションの選択を惹起する。

こ＼に説明する如く、これは、スクラッチパッドメモリ
ー２０３−１０のプロセス状態レジスターロケーション
（ＧＲＯ）の内容の変更を阻止する。

アドレス指定されたレジスターロケーションの内容は、
最初の２つのポジションデータセレクタースイッチ２０
３ｉ８を介してスクラッチバッファーレジスター２０３
−１６に読込まれる。

バッファーレジスター２０３−１６の内容は、次いで別
の２つのポジションデータセレクタースイッチ２０３−
２０を介して選択的に処理セクション２０４に与えられ
る。

データセレクタースイッチ２０３−１４，２０３−１８
、および２０３−２０の各々の異なるポジションは、レ
ジスター２０１−１５に読込まれるマイクロ命令に含ま
れる異なるフィールドにより選択自在である。

スクラッチパッドメモリー２０３−１０は、ブロック２
０４−１２の４つの作業レジスターのいずれか１つに選
択的に接続された１対の出力バスの１つから与えられた
データ信号を受取る。

１６レジスターの各セットは、現行プロセスの制御に必
須の情報の記憶の為のプロセス状態レジスター（ＰＳＲ
）ロケーション（汎用レジスター０）を含む。

レジスターの最初の８ビツトポジシヨンは、割込みモジ
ュールを識別する様コード化された指向情報を記憶する
。

次のポジションは、動作のモード（即ちマスターモード
か従属モードか）を識別する様にコード化された特権ビ
ットポジションである。

このレジスターは、又その内容が変更出来るかどうかを
示す様にコード化された外部レジスタービットポジショ
ンと、アドレスモードビットポジションと、２つの条件
コードビットポジションと、関連するプロセスが活動中
（即チ、「プロセスタイマー」として作用）周期的に減
退されるカウントを記憶する為の桁上げビットポジショ
ンと２２ビツトポジシヨンとを含む。

修正又は照合の為に必要なプロセス状態レジスターの内
容のアクセスの瀕度の為、このレジスター内容を示す信
号は処理セクション２０４のレジスターの１つ（即ち、
レジスター２０４−２０）に記憶される。

この様に、プロセス状態レジスターの内容を記憶する為
の汎用レジスター記憶ロケーションは、割込みの発生と
同時にセクション２０４のプロセス状態レジスターの現
在値を記憶する様に作用する。

各グループのレジスターは、更に、関連するプロセスの
現行命令のアドレスの記憶の為の命令カウンター（汎用
レジスター１）を含む。

更に、各グループのレジスターは、ページ表ベースレジ
スター（汎用レジスター１５）と、オペランドとアドレ
ス情報の暫定的記憶を与える為の多数の汎用レジスター
（汎用レジスター２−１４）とを含む又、このスクラッ
チパッドメモリー２０３−１０は、局部メモリーモジュ
ール５００に記憶される例外制御ブロックと割込み制御
ブロックの表のベースを指示する絶対アドレスを記憶す
る制御ブロックベース（ＣＢＢ）レジスターロケーショ
ンをも含む。

決して変更されない最高の優先順位（レベル０）のレジ
スターのセットの最初のレジスターＧＲＯは、制御ブロ
ックベース情報を記憶する。

割込み制御ブロック（ＩＣＢ）表は、この種の割込み処
理の為の情報を記憶する２５６グループの記憶ロケーシ
ョンを含む。

例外制御ブロック（ＥＣＢ）表は、この種の例外を処理
する為の情報を記憶する１６グループの記憶ロケーショ
ンを含む。

例外とは、プロセサー２００を自動的に１６の例外処理
ルーチンの１つに入らせるプロセサー検出条件である。

例外条件は、プロセサーがマスターモードに入る時にプ
ログラム命令のビット１０〜１３に対応する４つのビッ
ト例外番号により識別される。

他のあらゆる事例においては、例外番号は零である。

この例外番号（ＥＣＢΦ）は、例外処理ルーチンを指示
する４つのワード例外制御ブロック（ＥＣＢ）の１つを
識別する為に使用される。

Ｉ ＥＣＢのバイトアドレスは、制御ブロックベース（
ＣＢＢ）−１６（ＥＢＣ＋１ ）に等シイ。

各ＥＣＢは、プロセサー２００が例外ルーチンに入る前
に、現行プロセスに関する情報の記憶の為のスタック（
Ｓｔａｃｋ）領域として作用する保管領域ポインターに
加えて、ＰＳＲと、ＩＣとＰＴＢＲを負荷する為の値を
含む。

割込み制御ブロック（ＩＣＢ）のアドレスは、制御ブロ
ックベース（ＣＢＢ）＋１６（■ｃＢ＃）に等しい。

このＩＣＥは、本文に説明する如く割込みワードから得
られる。

同様に、ＩＣＢは４つのワードブロックであり、これは
ＰＳＲ，ＩＣ。

ＧＲ１４およびＰＴＢＲレジスターに対する値を含む。

処理セクション２０４ このセクションは、プログラム命令を処理するのに必要
な算術的演算および論理的演算の全てを行う。

セクション２０４は、１対の３６ビツトオペランドに対
し算術的、シフトおよび論理的演算を実施出来る加算／
シフター装置２０４−１を含む。

装置２０４−１の加算機部分又はシフタ一部分のいずれ
かにより形成される結果は、マイクロ命令に応答して選
択さへその後、ブロック２０４−１２の作業レジスター
のいずれか１つおよびデータ出力レジスター２０４−１
４に対して、１対の出力回線の４つのポジションデーク
セレフタースイッチ２０４−８を介して選択的に転送さ
れる。

データ出力レジスター２０４−１４はプロセサーデータ
インターフェース６００の回線に接続する。

本発明の目的に対しては、加算／シフター装置２０４−
１は、構造的に公知であると考えられる。

又、装置２０４−１は、ジョン−Ｐ・スフフォード（５
ｔａｆｆｏｒｄ ）の米国特許第３，８１１，０３９号
に開示された如きもの、あるいは本願明細書の頭書に付
記された他の出願に開示された回路の如きもののいずれ
かを含む事が出来る。

ブロック２０４−１２は、命令カウンタおよび命令実行
の間アドレスに対して暫定的な記憶を与える４つの作業
レジスターＲＯ乃至Ｒ３を含んでいる。

これ等のレジスターは、スイッチ２０４−８（即ち、加
算／シフター２０４−１、アドレススイッチ２０４−６
、ＰＳＫ／ＰＣＲスイッチ２０４−２４、およびスクラ
ッチパッドバッファー人力スイッチ２０３−１８）に接
続されたソースのいずれか１つからロードし得る。

ロードすべきレジスターと、レジスターをロードするの
に必要な書込み信号は、レジスター２０１−１５に読出
すべきマイクロ命令内に含まれるフィールドにより確立
される。

第２図から判る様に、レジスターは１対の出力バスＷＲ
ＰとＷＲＲに接続されている。

ＷＲＰバスは、アドレス人力２０４−５と、スイッチ２
０３−１８と、スクラッチパッドメモリー２０３−１０
とに接続する。

ＷＲＲバスは、Ａオペランドスイッチ２０３−２０と、
Ｂオペランドスイッチ２０４−１と、レジスター２０４
−２０と、レジスター２０４−２２とに接続する。

ＷＲＲとＷＲＰバスに対して接続する為選択されたレジ
スターは、レジスター２０１−１５に読出されたマイク
ロ命令内に含まれた１対のフィールドにより指定される
。

第２図から判る様に、処理セクション２０４は、プロセ
ス状態レジスター２０４−２０とプロセス制御レジスタ
ー２０４−２２を含む。

前述の如く、プロセス状態レジスター２０４−２０は、
出カッくスＷＲＲを介してスクラッチパッドメモリー２
０３−１０から負荷される。

プロセス制御レジスター２０４−２２は、８つの全ての
割込みレベルに共通の３６ビツトレジスターである。

プロセス制御レジスター２０４−２２のビット位置は、
以下の情報を含んでいる。

ビットポジション０〜８は、以下のものを含む異なる種
類の非マスターモード例外操作を示す。

即ち、ＰＣＲビ ットポジ 除 外 形 式動作未完了
、回線ＡＲＡ又はＡＲＤＡ ｏ にＳ ＩＵＩ ００からの応答なし１ ページ
アドレス障害（キーチェック２ ページアクセス障害 ３ メモリーにページ存在せず ４ 違法動作 ５ プロセスタイマーラン終了 ６ オーバーフロー ７ ロックアツプ障害 ８ アドレスの位置合せの誤す 「障害（ｆａｎｌｔ ） Ｊなる語は、必らずしもノ）
−ドウエアの故障の発生を意味するものではなく、エラ
ー条件等を含む。

ビットポジション９〜１５はパリティエラーのロケーシ
ョンを識別し、ビットポジション２３〜２６は、ＰＮＩ
ＤおよびＡＩＬ回線から受けたプロセサ一番号とレベル
を識別する。

ビットポジション２７は割込み禁止ビットポジションで
あり、一方ビットポジション２８〜３５は、２進数の１
にセットされた時、ビットポジションに対応するレベル
（例えば、ビット２８＝レベル０）にある割込みを示す
割込み要請ビットを記憶する。

ビットポジション２７〜３５は、出力バスＷＲＲを介し
てブロック２０４−１２のレジスターのノくンクからの
プログラム命令によりローディング可能である。

レジスター２０４−２０と２０４−２２の各々の内容は
、２つのポジションデータセレクタースイッチ２０４−
２４を介して４つのポジションデータセレクタースイッ
チ２０４−８のポジションの別の１つに入力として選択
的に与えられる。

レジスター２０４−２０は又、２ポジシヨン指向セレク
タースイツチ２０４−１０と４ポジシヨンアドレスセレ
クタースイツチ２０４−６のＰＩポジションに接続して
いる。

指向スイッチ２０４−１０は、正しいモジュールに指令
を転送するのに用いられる５ＩＵ１００に指向情報を与
える。

レジスター２０１−１５に読出しされたマイクロ命令に
含まれるフィールドの１つは、メモリー指令かＰ１指令
のいずれかに対して適当なポジションを選択する。

メモリー指令の為の指向情報は、マイクロ命令内に含ま
れたフィールドから生成され、スクラッチパッドメモリ
ー２０４−４からのページ付けされたアドレス情報又は
バスＷＲＰからの絶対アドレス情報を有する。

ＰＩ指◆の場合には、指向情報は以下の如く生成される
。

即ち、ビットＯはＰＩ指◆の為２進数１にフォースさ札
ビット１〜４はレジスター２０４−２０のビット０〜
３に対応し、ビット５〜６はマイクロ命令のフィールド
の１つの各ビットに対応し、前記フィールドは、それが
単一ワード転送かダブルワード転送かを示し、かつ動作
の読出しサイクルか書込みサイクルかを示す様にコード
化されている。

メモリーサイクルの始動又は指令の開始と同時に、指向
スイッチ２０４−１０からの信号は指向レジスター２０
４−１６にロードさ札前記指向レジスターは信号をプロ
セサー２００のデータインターフェース６００の適当な
回線に与える。

本文に説明した如く、別の指向情報を含む指向は、ＰＩ
指向の場合にアドレススイッチ２０４−６のポジション
２により与えられる。

第２図からも判る様に、処理セクション２０４は、ＷＲ
Ｐバスに接続されたレジスターの１つからアドレス信号
を受取るアドレス人力２０４−５を介してアドレス指定
可能なスクラッチパッドメモリー２０４−４を含む。

スクラッチパッドメモリー２０４−４は、局部メモリー
モジュール５００をアドレス指定する為の絶対アドレス
を生成する際に使用される８つの割込みレベルの各々に
対してページ表アドレス記憶を与える。

アドレス指定された時、スクラッチパッドメモリー２０
４−４の記憶ロケーションの内容は、アドレススイッチ
２０４−６の４つのポジションの２つに読込まれる。

これ等の２つのポジションは、局部メモリーモジュール
５００のページ照合に使用される。

スクラッチパッドメモリー２０４−４のページング動作
は特に本発明に関するものではないから、詳細な記述は
本文では行わない。

ページ付けされたアドレス指定の使用に関する別の情報
に関しては、本願明細書の初めに引用した各出願につい
て照合すると良い。

アドレスセレクタースイッチ２０４−６の他の２つのポ
ジションは、メモリー又はＰＩ指令を与える採便用され
る。

特に、レジスター２０１−１５に記憶されたマイクロ命
令ワードのアドレス制御フィールドにより選択される時
は、アドレススイッチ２０４−６のポジション１はＲ／
Ｗメモリー指令情報を生威し、前記指令情報は、マイク
ロ命令ワ・−ドの予め定められたフィールドに従ってコ
ード化されたビットＯ〜８と、メモリー２０４−４から
のページ付けされたアドレス情報か、ブロック２０４−
１２の作業レジスターにより出力バスＷＲＰに与えられ
た絶対アドレスビットのいずれかに対応する様コード化
されたビット９〜３５とを含んでいる。

スイッチ２０４−６のＰＩポジシ、ヨンが選択される時
、このスイッチは、ビットＯが２進数の零であり、ビッ
ト１がレジスター２０１−１５に記憶されたマイクロ命
令の１フイールドに写えられ、ビット２がＰＳＲレジス
ター２０４−２０のビット９により与えられて現行のプ
ロセスがある外部レジスターを変更出来るかどうかを決
定し、ビット５〜８がレジスター２０４−２０のビット
４〜７と等しくモジュール内のポート即ちサブチャンネ
ルを決定し、ビット３が５ＩＵ１００により与えられる
プロセッサーの対番号を規定する様コード化さ札ビット
４が零であり、ビット９〜３５がＰＩ指◆の絶対アドレ
スに対応するバスＷＲＰのビット９〜３５と等しいプロ
グラミング可能なインターフェース指令ワードを生成す
る。

システムインターフェース装置１００の詳細な記述 割込みセクション１０１ 前述の如くシステムインターフェース装置１００は、複
数個のクロスバ−スイッチを介して第１図のシステムの
各モジュール間の通信を行う。

別体のクロスバ−スイッチは、モジュールの異なるイン
ターフェースの各々の回線からの信号を収集する様に使
用される。

第３ａ図は、モジュール割込みインターフェースの取扱
いの為の割込みセクション１０１のスイッチおよび回路
を示す。

第１図のシステムにおいて、ポートＬ Ｍ Ｏ、Ａ 、
Ｅ 、 ＧおよびＪに接続するモジュールがあり、そ
の各々は、その割込みインターフェース６０２の回線の
異なる回線を介して信号を５ＩＵ１００に与える。

更に、５ＩＵ１００も又第１図のポートＬと関連した割
込みインターフェースを介して信号を与える。

第３ａ図から判る様に、各モジュールはサービスを要請
する時、そのＩＤＡ回線上の適当な割込み識別子情報と
共に、割込み要請（ＩＲ）回線上の信号を与え、前記Ｉ
ＤＡ回線は割込み優先順位兼制御ブロックｉ ｏ １−
２の回路に与えられる。

ブロック１０１−２の回路は、全ての割込みインターフ
ェースを監視し、実行されつ＼あるプロセスの優先順位
より高い順位を有する要請がある時、プロセサー２００
に対応する適当なプロセサーに信号する。

プロセサー２００が要請を受ける事が出来ると云う事を
信号する時、５ＩＵ１００は、プロセサー２００に対す
る最も高い優位順位要請と関連する識別子情報をゲート
する。

識別子情報は、パリティビットと、３つのビット割込み
レベル番号と、１つのパリティビットと４つのビットチ
ャンネル番号を有する１つのビットプロセサ一番号とを
有する８つのビット割込み制剤ブロック番号を有する。

割込みセクション１０１を更に詳細に考察すれは、ブロ
ック１０１−２の回路は、プロセサ一番号と割込み要請
信号をデコードするデコーダー回路を含む。

パリティエラーがないものと仮定すれば、デコーダー回
路からの出力信号は、指定されたプロセサーの論理回路
の優先順位論理回路に与えられる。

優先順位論理回路は、割込みレベル信号をデコードし、
最も高い優先レベルを決め、次いで最も高い優先レベル
と最も高いポート優先順位を有するモジュールが選択さ
れる様にポートの優先順位を決定する。

どのレベル内でも割込みポ−ト優先順位は次の如くであ
る。

即ち、元位置、ポートＬ、ポートＡ１ポートＢ、ポート
Ｃ１ポートＤ１ ポートＥ１ ポートＦ１ ポートＧ１
ポートＨ１ポートＪ１およびポートに０ この事は、第１図のシステムにおいて現行のプロセスの
ポートが、５ＩＵ１００と、高速マルチプレクサ−３０
０と、上位プロセサー７００と、プロセサー２００と、
低速マルチプレクサ−４００に先立つ最優先順位を有す
る事を意味する。

ブロック１０１−２の優先順位回路はｎ個の出力回線の
１つに出力信号を生成する様に作用する。

（但し、ｎはシステム内の割込みモジュール数に対応す
る）ｎ個の出力回線は８つのポジションデータセレクタ
ースイッチｉ ｏ １−４に与えられ、前記スイッチは
、レジスター１０１−６にロードサレるへく現在進行中
のレベルよりも高い優先順位を有する割込みのレベルの
割込みレベル信号を選択する。

レジスター１０１−６からの出力信号は、５ＩＵ１００
がより高いレベルの割込みが存在する（ＨＬＩＰ）回線
又はレベル零が存在する（ＬＺＰ）回線が２進１になる
のに先立って２進数１にフォースしたのに応答して、プ
ロセサー２００がＩＤＲ回線を２進数１にフォースする
時、ＡＩＬ回線に与えられる。

現行のプロセスが割込みを禁じられない時は、割込み要
請は、プロセサー２００をして現行プロセスを中断させ
、又前述の識別子情報を含む５ＩＵ１００から割込みワ
ードを受信させる。

特に、この割込みワードは以下の如くフォーマット化さ
れる。

即ち、ビットＯは新らしい割込みビットポジションであ
る。

２進数の１にセットされると、割込みは新らしくなり、
２進数の零にセットされた時はこの割込みは再開される
べき既に割込みされたプロセスの割込みである事を示す
。

ビット１〜１７は使用されず２進数の零である。

ビット１８〜２７は、そのビット１８と２７を２進数の
零にセットして割込み制御ブロック番号を決定する。

ビット２８〜３１は５ＩＵ１００により生成され、本発
明により前述の如くソースモジュールを識別する。

ビット３２〜３５は複数ポートを有するモジュールによ
り生成さ八本発明により前述の如くソースモジュール内
でサブチャンネル又はポートを識別する。

ブロック１０１−２の回路の編成に関して更に詳細に知
る為には、「優先順位割込機構」と題された米国特許第
４，００１，７８３号の特許明細書を参照すると良い。

割込み優先順位回路ｉ ｏ １−２からの出力回線は、
別のデータセレクタースイッチ回路１０１−８に与えら
れる事も又判るであろう。

最も高い優先順位を有する要請側のモジュールのみが信
号をセレクター回路１ｏｉ−ａに与える為、このセレク
ター回路は、要請モジュールが許容した優先順位が接続
する物理的ポートを識別するコード化された指向信号の
予め定められたワイヤインされたセットを与える様に接
続される。

（即ち、割込みワードのビット２８〜３１） 本実施例においては、以下の指向コードが第１図のモジ
ュールを識別する為に生成される。

コード 識別されたＳＩＵポート（モジール）ｏｏｏｏ
局部メモリーモジュール：ポートＬＭＯ０００１ポ
ートに ００１０ ５ＩＵ１００：ポートＬ ０１０１ 低速マルチプレクサ−４００：ポートＪ０１
１０ プロセサー２００：ポートＧ１１０１ 高速マ
ルチプレクサ−３００：ポートＡ１１１０ 上位プロセ
サ−７００＝ポートＥセレクター回路１０１−８により
生成される４ビツトコードは更にゲート作用ネットワー
ク１０１−１２内に含まれた１グループの公知のＡＮＤ
ゲート作用回路に与えられる。

異なるソースのシステムモジュールにより与えられる他
の識別子情報も又ネットワーク１０１−１２の他のゲー
ト作用回路に与えられる。

特に、各モジュールは、そのＩＤＡ回線を介して割込み
制御ブロック番号（ＩＣＢＮ）を８ポジシヨンデ一タセ
レクタースイツチ回路１０１−１４の各ポジションの別
のポジションに与える。

更に、各モジュールは、ソースモジュールの要請サブチ
ャンネル又はポートを、識別する情報を割込みインター
フェースのＩＭＩＤ回線を介してネットワーク１０１−
１２のゲート作用回路の他のものへ与える。

プロセサー２００がその割込みデータ要請ＩＤＲ回路を
２進数の１にフォースする時、５ＩＵ１００はゲート作
用ネットワーク１０１−１２からの信号を、４ポジシヨ
ンデータセレクタースイッチ回路１０１−２０のポジシ
ョンの１つを介してプロセサーデータインターフェース
６００のＳＩＵからのデータＤＦＳバス回線に与える。

スイッチ１０１−２０の他のポジションは、本発明の理
解に必要でない為示さない。

データ転送セクション１０２ 第３ｂ図は、システムインターフェース装置１００のデ
ータ転送セクション１０２を示す。

このセクションは、どのソースモジュールがプログラミ
ング可能なインターフェース６０１上の高速マルチプレ
クサ−３００に指令を転送する力洩又どのソースモジュ
ールがデータをマルチプレクサ−３００に対してそのデ
ータインターフェース６００上に転送するかを確定する
優先順位回路を含んでいる。

更に、セクション１０２は、どのソースモジュールが局
部メモリーモジュール５００に対してデータと指令のい
ずれかを転送するかを決定する優先順位回路を含む。

１対のモジュール間の転送は、１つのモジュールが他の
モジュールに対して要請を出す時生じ、又この要請は他
のモジュールにより受信される事が判るであろう。

要請が受信される為には、要請モジュールは最も高い優
先順位を有していなければならず、両方のモジュールは
情報を受取る状態になければならず、転送が起る転送径
路が利用可能でなければならない（即ち、使用状態でな
い事）プロセサー２００によりセクション１０２に与え
られる信号に関しては、これ等の信号の生成は、第２図
のプロセサーレジスター２０１−１５に読出されるマイ
クロ命令の別のフィールドにより多分に制御される。

例えば、ブロック１０２−４の回路に与えられたプロセ
サー２００からの能動出力ポート要請（ＡＯＰＲ）は、
読出し／書込みメモリー即ちプログラミング可能なイン
ターフェース指令の転送を規定する様コード化されたレ
ジスター２０１−１５に読込まれる各マイクロ命令のＳ
ＩＵ要請タイプの制御ビットフィールドによって可能に
なる。

２ポジシヨンデータセレクタースイツチ１０２−２に与
えられるプロセサーデータインターフェース６００の対
ＳＩＵデータ回線は、第２図のプロセサーデータ出力レ
ジスター２０４−１４にロードされたマイクロプログラ
ム制御下で生成された指令情報を構成する。

対ＳＩＵ指向データ５ＤＴＳ回線は、第２図のプロセサ
指向レジスタ２０４−１６にロードされるマイクロプロ
グラムの制御下で生成される信号を受取る。

第１図のシステムに対しては、Ｉ１０プロセサーのみが
マルチプレクサ−５００のみへ指令を転送し、プロセサ
ー２００がネットワーク１０２−４に信号を与える。

従って、ネットワーク１０２−４はデコーダ回路を含み
、この回路は、プロセサーモジュールが指令をマルチプ
レクサ−３００に転送する必要がある時を確定する為プ
ロセサーモジュールからの指向情報をデコードする。

１つ以上のモジュールが同じサイクル間に転送を行う事
を要する時、１つ以上のＩ１０プロセサーの場合、ネッ
トワーク１０２−４に含まれる優先順位ネットワークは
、モジュールが指定した最優先順位を選択し、マルチプ
レクサ−３００に対しそのプログラミング可能なインタ
ーフェース６０１のＰＤＦＳ回線上に前記モジュールに
よる指令の転送を可能にする。

特に、ネットワーク１０２−４は、適当なモジュールか
らの信号を選択する２ポジシヨンセレクタースイツチ１
０２−２に対して信号を与える。

これは、マルチプレクサ−３００が５ＩＵ１００に対し
てＰＩＲ回線を２進数の１にフォースする事により指令
を受取る用意がある旨信号する時に生じる。

同時に、ネットワーク１０２−４は、ＡＰＣ回線を２進
数字の１にフォースして、マルチプレクサ−３００にＰ
ＤＦＳ回線に与えられた指令を受取る様に信号する。

プロセサー２００がプログラミング可能なインターフェ
ース指令指令をマルチプレクサ−３００に送らせる命令
を実行する時、プロセサー２００はプロセサ一番号識別
を指令のビット３に置く。

マルチプレクサ−３００は、本文に説明した如く、割込
みデータの一部としてプロセサ一番号が含まれる割込み
要請を発する事を必要とする迄、指令に含まれるプロセ
サ一番号を記憶する。

ＰＩ指令がマルチプレクサ−３００に前送りされる時、
クリニスターとしての指向情報識別プロセサー２００は
、マルチプレクサ−３００と関連するレジスター１０２
−６（ポー１−Ａ）に記憶される。

本文に説明した様に、マルチプレクサ−３００が読出し
テ゛−タ転送要請を生成する事により５ＩＵ１００に応
答する時、レジスター１０２−６の内容は、このデータ
を受取る実際のモジュールとしてプロセサー２００を識
別する為に使用される。

同様な構成が、データ信号をマルチプレクサ−３００に
転送する為に用いられる。

第１図において、メモリーモジュール５００は、マルチ
プレクサ−３００にデータを転送する唯一のモジュール
である。

この様な転送は、本文に説明する如く、ネットワーク１
０２−２０を介してマルチプレクサ−３００によりメモ
リーモジュール５００に前送りされた読出しメモリー指
令ＺＡＣに応答して生じる。

マルチプレクサ−３００が指令を前送りする時、５ＩＵ
１００は、マルチプレクサ−３００から受取ったマルチ
ポート識別子情報に対し付属する適当な４ビツトのりク
エスター識別子コード（指向コード）を生成する。

この情報はメモリーモジュール５００により記憶され、
モジュール５００が読出しデータ転送要請を生成してマ
ルチプレクサ−３００がこのデータを受取るべき事を示
す時、５ＩＵ１００に戻される。

又、５ＩＵ１００がこの要請を受信する時、回線ＡＲＤ
Ａを２進数の１にフォースする事によりマルチプレクサ
−３００に知らせる。

読出しデータ転送要請ＲＤＴＲ回線は、メモリーモジュ
ール５００によりセットされる時、ネットワーク１０２
−１４に対し、動作の１サイクルの間に読出された情報
を転送する用意がある事を信号する。

又、局部メモリーモジュール５ｏｏは、情報が転送され
るべき要請モジュールを識別するメモＩＪ−ＲＩＦＭ回
線からりクエスター識別子に信号を与える。

特に、デコーダーネットワーク１０２−１４内の回路は
、ＲＩＦＭ回線に与えられた識別信号をデコードし、局
部モジュール５００が情報をマルチプレクサ−３００に
情報を提供する用意がある事、又マルチプレクサ−３０
０がこの情報を受取る用意がある事を信号が示す時、デ
コーダーネットワーク１０２−１４は、セレクタースイ
ッチ１０２−１２とゲ゛−ト作用ネットワーク１０２−
１６内の回路に適当な信号を与える。

更番ζ、デコーダーネットワーク１０２−１４は、マル
チプレクサ−３００に対しそのインターフェース６００
のＳＩＵ、ＤＦＳ回線からのデータを受信すべき旨信号
するデータインターフェースの受信読出しデータ人田延
回線に対し信号する。

ブロック１０２−１６の回路は、ＲＩＦＭ回線から得た
要請サブチャンネルを識別するＳＩＵ （ＭＩＦＳ）回
線からのマルチポート識別子に対して適当なマルチポー
ト識別子情報を与える。

転送が行われた時、ネットワーク１０２−１４は、要請
モジュールにデータがメモリーモジュール５００により
受信された事を信号する２進数の１にＲＤＡＡ回線をフ
ォースする。

ネットワーク１０２−１４と同様の構成は、第１図のモ
ジュールのいずれか１つから局部メモリーモジュール５
００にＰＩとメモリー指令を転送する為に５ＩＵ１００
により使用される。

このモジュール５００は、デコーダーネットワーク１０
２−２０がプログラミング可能インターフェース又はメ
モリー指令を受信する用意がある時、これに充てられる
プログラミング可能インターフエ〒ス要請ＰＩＲ回線と
ＺＡＣインターフェース要請ＺＩＲ回線のいずれかを２
進数の１にフォースする様に作用可能である。

更に、プロセサー２００と、プロセサー７００と、マル
チプレクサ−３００は、能動出力ポート要請ＡＯＰＲ回
線にネットワーク１０２−２０信号を、又ＳＩＵ回線の
各データインターフェースに指向データを与える。

各モジュールにより与えられた指向情報をデコードする
と同時にネットワーク１０２−２０は、メモリーモジュ
ールデータインターフェース６０３のＳＩＵ回線に対す
るデータ転送に信号を与える事を最優先順位を有するモ
ジュールに許容する為の３ポジシヨンセレクタースイツ
チ１０２−２４に対する適当な信号を生成する機作用可
能である。

ネットワーク１０２−２０が、ゲート作用ネットワーク
１０２−２６を介する局部メモリーモジュールインター
フェース６０３のメモリーＲＩＴＭ回線に対して要請識
別子の適当な要請識別子信号と共に、受信プログラミン
グ可能指＋ＡＰＣ回線と受信ＺＡＣ指令モードＡＺＣの
いずれかに信号を与える。

最後の２つのネットワーク１０２−３０と１０２−４０
は、プロセサー２００により既にそれぞれ生成されたメ
モリー指令とＰＩ指令に応答して、プロセサー２００に
対しメモリーデータとプログラミング可能インターフェ
ースデータを転送する為に使用される。

第３ｂ図から判る様に、優先順位デコーダーネットワー
ク１０２−３０は、ネッ１−１７−り１０２−１４と同
じ人力回線を有し、第３ａ図のテ゛−タセレクタースイ
ッチ１０２−３２と４ポジシヨンセレクタースイツチ１
０１−２０を介して、プロセサー２００に対して要請さ
れたメモリーデータを前送りするのに同じ方法で作用す
る。

プロセサー２００は一時に１つの指令を有する為、プロ
セサー要請に応答してプロセサーＤＦＳ回線に対する転
送の為セレクタースイッチ１０１−２０にデータを与え
る各モジュール間に重複使用が起り得ない事が判明しよ
う。

即ち、プロセサー２００が第１図のモジュールの１つに
１指令を送った後、その動作は要請されたデータの受取
りを留保してストール（５ｔａｌｌ ）される。

プロセサーの要請を受信すると同時に５ＩＵ１００は、
プロセサーの動作を遅延させるプロセサーのＡＲＡ回線
をフォースする。

別個のネットワーク１０２−４０は、ＰＩ指令に応答す
るこれらのモジュールからのデータ戻し要請を処理する
。

ネットワーク１０２−４０は、図／□されない他のモジ
ュールのＬ／シスターと共に、し／シスター１０２−６
からＲＤＴＩ（回線に対し与えられた信号をデコードす
る。

モジュールがプロセサー２００に要請されたデータを戻
す様に試みる事を５ＩＵ１００が検出すると、（即ち、
マルチプレクサ−３００のレジスター１０２−６に記憶
されたりクエスター識別子）、ネットワーク１０２−４
０は信号を生成し、この信号は３ポジシヨンデ一タセレ
クター回路１０２−４２に条件を与えて要請されたデー
タをプロセー＋Ｆ−２００に戻す検認みるモジュールの
ＰＩインターフェイスのＰＴ）ＴＳ回線からの信号を与
える。

これ等信号は更に、モジュール要請信号により条件付け
された第３ａ図のセレクタースイッチ１０１−２０を介
してプロセサーのＤＦＳ回線に与えられる。

次の動作ザイクルの間、ネットワーク１０２−４０は、
１）Ｄ Ｔ Ｓ回線に与えられたデータが受信され、モ
ジュールが今この様なデータを取除く（即ち、その出力
レジスターをクリヤする）事をモジュールに信号する２
進数の１にＲＤＡＡ回線をフォースする。

この様に、スイッチ１０１−２０は、３種のデータの１
つをプロセサーのデータインターフェース６００のＤＦ
Ｓ回線に対して選択的に写える事が判る。

本発明の目的に対しては、第３ｂ図の別のフロック内に
含まれる回路は、構造的に公知と考えられ、テキサスイ
ンストルメンツＩｎｃ、による前記出版物に見出される
論理回路を含んでいる。

又、本発明の目的に対して、切換えネットワークは公知
のクロスバ−スイッチで良い。

高速マルチプレクサ−３００の詳細な説明一般事項 第４ａと４ｂ図は、更に詳細に共通制御セクション３０
１とチャンネルアダプターセクション３０２の一部を開
示する。

第４ａ図において、共通制御セクションは、２ポジシヨ
ンデータセレクタースイツチ３０１−１を経てマルチプ
レクサ−のプログラミング可能インターフェース６０１
のＰＤＦＳ回線を介して受取られたＰＩ指令のワードを
記憶させる為、１対のレジスター３０１−２と３０１−
５を含んでいる事が判る。

スイッチ３０１−１は、交番径路（即ち、ＤＦＳ回線）
からのＰＩ指◆信号をしてレジスター３０１−２と３０
１−５にロードさせる。

然しなから、望ましい実施態様においては、ＰＤＦＳポ
ジションのみが用いられる。

又、レジスター３０１−４０が、インターフェース６０
０中のマルチプレクサ−データのＤＦＳ回線に与えられ
たメモリーデータをドライバー回路３０１−３を介して
受取る事が判ろう。

両方のレジスター３０１−２と３０１−５からの指令信
号は、ブロック３０１−８のドライバー回路を経、４チ
ヤンネルアダプターセクシヨンの２ポジシヨンデータセ
レククースイツチ３０１−６を介して選択的に与えられ
る。

又、指令信号は、２ポジシヨンデータセレクタースイツ
チ３０１−４２を介して８ポジシヨンデークセレクター
スイツチ３０１−２０の１ポジシヨンに選択的に与える
。

事が出来る。同じスイッチ３０１−４２も又レジスター
３０１−４０からのデータ信号をブロック３０１−４３
のドライバー回路を介して４チヤンネルアダプターセク
シヨンの各々に与える。

１対のパリティのチェック回路３０１−４５と３０１−
４９は、レジスター３０１−２，３０１５、および３０
１−４０の内容についてチェックを行い、Ｃスイッチ３
０１−５０に対して与えられた状態信号を生じるブロッ
ク３０１−４の回路に対してその結果を表示する信号を
与える。

これ等の回路は構造的に公知の論理回路を有し、この回
路は、プロセサー２００から菅取った指４＞を実行する
のに必要な制御信号を生成する為、チャンネルアダプタ
ーセクションからの信号とレジスター３０１−２からの
信号を合成する。

更に、レジスター３０１−５からの信号は又、ブロック
３０１−８，３０１−１５および３０１−１６のドライ
バー回路を介してブロック３０１−１０，３０１−１２
および３０１−１４の複数個のレジスターの選択された
１つにロード出来る。

ブロック３０１−１０は、構造的に周知の４つの８ビツ
トレジスターからなり、前記のテキサスインストルメン
ツ社の出版物（例えば、Ｔｌ７４８１）に開示されたレ
ジスター形態を有するものでよい。

これ等のレジスターの各々からの出力信号は、４ポジシ
ヨンセレクタースイツチ３０１−３０と８ポジシヨンセ
レクタースイツチ３０１−３２からの対応信号と共に、
セレクタースイッチ３０１−２０の割込みポジションに
対する入力として選択的に与えられる。

チャンネルアダプターセクションのＩＣＥ、 レベル
およびマスクレジスターの内容は、ＰＩ指令に応答する
テストおよび検査動作の実施の間に読出し出来る。

更に、ブロック３０１−１０の割込み制御ブロックレジ
スターは、割込みレベル優先順位ネットワーク３０１−
２４により生成される信号に応答して１４ビット割込み
データＩＤＡレジスター３０１−２２に選択的に接続さ
れる。

ブロック３０１−１２の２４ビツトレベルレジスターの
各各のビットポジションのグループは、８ポジシヨンの
マルチプレクサ−選択スイッチ３０１−２６乃至３０１
−２８の別の１つの対応ポジションに与えられる。

又、ブロック３０１−１２のレベルレジスターの各々は
、４ポジシヨンセレクタースイツチ３０１−３０と８ポ
ジシヨンセレクタースイツチ３［：１ｌ−３２の別のポ
ジションに接続する事が判ろう。

又、ブロック３０１−１４の８ビツトマスクレジスター
の各々も４つの８セレクタースイッチ３０１−３２の別
のポジションと、ブロック３０１−３４の割込み解禁優
先順位兼タイプ論理回路とに接続する事も判明しよう。

第４ａ図から判る様に、ブロック３０１−３４の回路は
、チャンネルアダプターに接続されたコントローラーア
ダプターにより生成された割込み信号のグループに加え
て、チャンネルアダプターからの割込み要請信号のグル
ープを受取る。

特に、各ＣＡチャンネルは、４つの異なる種類の割込み
要請を生成する。

これ等は、図示しない共通の状態レジスター内のパリテ
ィ−エラーインジケータービットのセツティングにより
惹起される障害割込みを含み、これは、ブロック３０１
−４と、データ制御ワードＤＣＷ割込みと、プログラー
ミング可能割込みと、違法指令の検出により生じる除外
割込み等と考えられる。

障害割込みは各チャンネルに共通とさへ ４チヤンネル
全てに対して同じブロック３０１−３４に対する１つの
入力をもたらす。

各コントローラーアダプターも又、アダプターに接続さ
れる装置の種類に従う４つの異なる種類の割込み要請を
生成出来る。

ディスク装置の場合は、割込み要請の種類には、パリテ
ィ−エラーの検出により生じる障害割込み、ローテーシ
ョンポジションを感知した割込み、データ転送終了割込
み、探索動作の如きオフ・ライン動作の完了により生ず
るオフライン割込みとが含まれる。

４種類のチャンネル割込み要請および４種類のＣＡ割込
み要請は共に、事象ＥＶＯ″ｐＪ至ＥＶ７の如く表示さ
れたＣＡチャンネル当りの８種類のグループを提供する
。

各種の割込み要請は、割込み要請の４チヤンネル形態が
ＥＶＯ〜ＥＶ３に対応してＯ〜３と番号を付さ札一方割
込み要請の４つのコントローラーアダプター形態はＥＶ
４〜ＥＶ７に対応して４〜７と番号を付される如き３ビ
ツト形態番号が与えられている。

最も低いコードを有する事象は最も高い優先順位を有す
る（例えば、０００＝最優先順位＝ＥＶＯ−障害割込み
、および１１１＝最低順位形態＝ＥＶ７＝オフライン割
込み）異なる形態（タイプ）の割込み要請に対する優先
順位は固定され、タイプ番号で決定される。

優先順位タイプの割当てに関する更に別の情報に関して
は、本願発明の譲受人に譲渡された「プログラミング可
能インターフェース装置」と題される係属中の米国特許
出願を参照すると良い。

各チャンネルは、ブロック３０１−４により与えられる
共通の障害入力と共に、ブロック３０１−３４に対する
７つの割込み要請入力を与える。

ブロック３０１−３４内の回路は、ブロック３０１−１
４のマスクレジスターの各々からの信号を、各チャンネ
ルおよびアダプターからの割込み要請信号と論理的に合
成し、各チャンネルに対する最優先順位を有する割込み
のタイプを選択する。

各チャンネルに対する３ビツトタイプコードは、マルチ
プレクサ−セレクター回路３０１−２５乃至３０１−２
８の対応する１つに与えられる。

ブロック３０１−３４により生成されるタイプコードの
セットも又、４ポジシヨンレベル／タイブセレククース
イツチ３０１−３５のポジションの対応するものに対す
る入力として与えられる。

ブロック３０１−３４の回路により可能化されると同時
に、マルチプレクサ−回路３０１−２５乃至３０１−２
８の各々は、割込みレベル順位ネットワーク３０１−２
４に対する入力として適当な３ビツトレベルコードを与
える。

ネットワーク３０１−２４は、ブロック３０１−１０の
ＩＣＢレジスターと、スイッチ３０１−３５と、４ポジ
ション割込みマルチポート識別子ＩＭＩＤスイッチ３０
１−３６とに対する制御人力として接続する１対の回線
に信号を生成する。

ネットワーク３０１−２４により生成される信号は、最
優先順位を有するチャンネル又はポートを示す。

２つ以上のチャンネルが同じ優先順位を有する場合、ネ
ットワーク３０１−２４の回路は最低のチャンネル番号
を割当てられたチャンネルを選択する（即ち、ＣＡＯ＝
００ＸＸ＝最優先頓位、ＣＡ３＝１１ＸＸ＝最低順位）
。

コントローラーアダプターがサブチャンネル又はサブポ
ートを用いる場合は、ＣＡＩからの１対の回線はスイッ
チ３０１−３６の低位の２ビツトポジシヨンに信号を与
える。

スイッチの高位の２ビツトポジシヨンは、対応するチャ
ンネルアダプタ一番号（例、００＝ＣＡＯ等）を恒久的
に有する。

スイッチ３０１−３６の出力は第４ａ図に示される如＜
ＩＭＩＤレジスター３０１−２３に与えられる。

ブロック３０１−１０の選択されたＩＣＥレジスターか
らの出力信号、選択されたマルチプレクサ−回路からの
レベル信号、およびブロック３０１−３４からのタイプ
信号は、ＩＤＡレジスター３０１−２２に合成される。

又、これ等の信号は、レジスター３０１−２２に記憶さ
れる信号に対して１対の奇数パリティピットを生成する
ブロック３０１−３７のパリティジェネレータ回路に与
えられる。

レジスター３０１−２２の一部と考えられる別のフリッ
プフロップ３０１２１は、割込み要請の存在を示す様ブ
ロック３０１−３４の回路から信号を受取る。

第４ａ図から判る様に、ビットレジスター３０１−４０
に記憶されたデータ信号は、２ポジシヨンデータセレク
タースイツチ３０１−４２のＨレジスターポジションを
介して２ポジションチャンネル書込みＣＷスイッチ３０
１−４４に与えられる。

スイッチ３０１−４４の最初のポジションは、選択され
た時、ブロック３０１−４８の優先順位選択兼制御回路
により生成された信号に応答して選択された４グループ
のチャンネルアダプターポートレジスター３０１−４６
の１つをロードする。

レジスター３０１−２と３０１−６８、および図示され
たチャンネルアダプターから入力信号を受取るブロック
３０１−４８の回路は、回線および出力レジスター３０
１−６５に出力信号を与える。

グループ３０１−４６のレジスターは、リストポインタ
ーワードＬＰＷをこれに関するポートに対し記憶する４
０ビツトレジスターと、読出し又は記憶すべきデータの
アドレスの記憶の為の４０ビツトＤＡレジスターと、現
行のデータ転送動作に関するタリーと制御情報を記憶す
る為の４０ピツ］・レジスターＤＴとを含む。

４チヤンネルアダプターセクシヨンの同じレジスターは
、ブロック３０１−４８の回路からの制御信号を受取る
４ポジシヨンデータセレクタースイツチ３０１−５０の
異なるポジションに接続する。

スイッチ３０１−５０からの出力信号は、エラーについ
て内容をチェックする機作用するパリティチェック回路
３０１−５６に加えて、１対の加算ネットワーク３０１
−５２と３０１−５４に与えられる。

加算ネットワーク３０１−５４は出力信号をパリティジ
ェネレーター回路３０１−５８に与え、加算ネットワー
ク３０１−５２はスイッチ３０１−５０を介して選択さ
れたレジスターの内容を更新する様に作用する。

回路３０１−５２と３０１−５８からの信号は、スイッ
チ３０１−４４の更新ネットワークポジションを介して
選択されたレジスターに戻される。

第４ａ図から判る様に、スイッチ３０１−５０の出力信
号は、指向スイッチ３０１−５９を介して８ビット指向
レジスター３０１−６０に、又ＤＴスイッチ３０１−２
０に選択的に与えられる。

データセレクタースイッチ３０１＝５９と３０１−６１
の各々は、前述のソースに加えてチャンネルアダプター
セクションＣＡＯ〜ＣＡ３の各々のＤＦ回線からデータ
信号を受取る様に接続されたＤＴスイッチ３０１−２０
から出力信号を受取る。

ＤＴスイッチ３０１−２０とＺＡＣスイッチ３０１−６
１からの出力信号は、パリティジェネレーター兼チェッ
ク回路３０１−６２およびブロック３０１−６４のレジ
スターのバンクに与えられる。

更に、スイッチ３０１−６１は、マルチプレクサ−３０
０が本発明に関係しない特定のモードで動作させられる
時、ブロック３０１−４に与えられたチャンネルアダプ
ターサービス回線から得たゾーン情報および指令情報を
受取る様に接続されている。

ＺＡＣ，ＰＤＴＳ、データ１およびデータ２と呼ばれる
ブロック３０１−６４の４つのレジスターは、それぞれ
メモリー指令信号、Ｐエデータ信号およびチャンネルア
ダプターデータ信号を記憶する。

これ等のレジスタの出力信号は、マルチプレクサ−デー
タインターフェース６００の回線ＤＴＳとマルチプレク
サ−インターフェース６０１のＰＤＴＳ回線のいずれか
に与えられる。

ブロック３０１−６４のＺＡＣレジスターがロードされ
る時、これは、５ＩＵ１００に対してマルチプレクサ−
３００がメモリー指向情報◆およびデータを転送する事
が出来る径路を要請している旨を信号する２進数１に対
してＡＯＰＲフリップフロップ３０１−６９を切換えさ
せる。

スイッチ３０１−５９を介ずて与えられた適当なメモリ
ー指向情報はレジスター３０１−６０に記憶を完了され
、パリティチェック兼ジェネレーター回路３０１−６６
は指向情報に対する奇数パリティを生成する様に作用出
来る。

チャンネルアダプターセクション 第４ｂ図は、レジスターとデータセレクタースイッチの
各々からなるチャンネルアダプターセクションＣＡＯ〜
ＣＡ３を示す。

各セクションは同一であるから、セクションＣＡＯのみ
が示されている。

このセクションは、データ転送スイッチ３０１−６とＨ
スイッチ３０１−４２からの出力信号を受取る事が判る
。

ＤＴスイッチ３０１−６からの信号はブロック３０２−
２のドライバー回路を介して２ポジシヨンデータセレク
ターＷＤのスイッチ３０２−４に与えられる。

スイッチ３０２−４からの出力指令信号は、３０１−４
からの制御信号に応答して、モードレジスター３０２−
５か複数個の制御フリップフロップ３０２−３のいずれ
かに選択的にロード出来る。

モードレジスター３０２−５と制御フリップフロップか
らの出力信号は、セクションに接続されたコントローラ
ーアダプターによる指令の実行の為の所要の制御信号を
生成するブロック３０２−７の論理回路に対し入力とし
て与えられる。

又、ブロック３０２−７の回路は、ブロック３ｏ１−４
から、チャンネルアダプターと関連するレジスターグル
ープ３０１−４６から、およびコントローラーアダプタ
ーインターフェースの回線からの制御信号を受取る。

本実施態様においては、コントローラーアダプターイン
ターフェースは下記の回線を含んでいる。

即ち、 コントローラーアダプター回線 名称 説 明 ＤＴＡ： 対アダプターデータ回線は４０回線で、
モジュール３００から、アダプ ターに対する指定とアドレスを含む データの転送に使用されるコントロ ーラーアダプター迄延在する。

ＡＤＴＡ： 対アダプター受信データ回線はモジュ
ール３００からアダプター迄延在 し、セットされた時、データカＩＴＡ 回線で利用可能であり、又このデー タはこのアダプターにより受信され るべき事を示す。

ＡＣＴＡ： 対アダプター受信制御回線はモジュー
ル３００からアダプター迄延在し、 セットされた時、Ｐ■指◆又はデー タがＤＴＡ回線で利用可能であり、 又このデータはこのアダプターで受 信されるべき事を示す。

ＣＨＢＳＹ： チャンネル使用中（ビジー）回線はモ
ジュール３００からアダプター迄 延在し、間接モードにある時は、ア ダプターに対して、マルチプレクサ −３００は現在自動データ転送モー ドにある事を示し、このチャンネル は、自動データ転送動作の終了迄使 用中の状態にある。

直接モードにある場合は、メモＩＪ−ＺＡＣ指令がア ダプターから受取られる時、この回 線はセットされ、要請された読出し データが転送されるか、状態がメモ リーモジュールから戻される迄セッ ト状態を維持する。

ＣＤＲ： チャンネルデータ遅延回線はモジュール
３００からアダプター迄延在し、 セットされた時モジュール３００が アダプターからこれ以上のデータ又 は指令を受信する用意がある旨表示 する。

ＥＩ）Ｔ： 終了データ転送回線はモジュール３０
０からアダプター迄延在し、間 接モードの自動データ転送動作の間、 データの最後のワードが転送された 事（書込み）、又はデータの最後の ワードが記憶された事（読出し）を 示す様に使用される。

ＤＦＡ： アダプターからのデータ回線は４０回線
で、コントローラーアダプター から、状態メモリーアドレス、指令 を含むデータをモジュール３００に 転送するのに使用されるモジュール 迄延在する。

ＰＩＤＦＡ： アダプターからのポート識別子回線は
、コントローラーアダプター上の ザブポートのどれが割込みを惹起し たかを示す為割込み回線と関連して 使用されたモジュール３００に至る アダプターからの２回線である。

ＡＤＦＡ： アダプターからの受信データ回１線は
アダプターからモジュール３００迄 延在し、セットされた時、データ又 はメモリー指令がＤＦＡ回線に与え らへモジュール３００により受信 されるべき事を示す。

ＡＤ−使用中：アダプターＰＩ使用中回線はアダプター
からモジュール３００迄延在し、 セットされた時、アダプターがＰＩ 指◆を受信し、これ以上の指令は受 信出来ない事を示す。

ＡＤＲ： アダプターデータ作動可能回線はアダプ
ターからモジュール３００迄延 在し、セットされた時、チャンネル に対してこのアダプターがこれ以上 のデータを受信する用意がある事を 示す。

ＩＦＡ： アダプターからの割込み回線は４回線で
、コントローラーアダプターか らモジュール３００迄延在し、割込 み要請のタイプを示す（即ち、ブロ ック３０１−３４に与えられたＥＶ４ 〜ＥＶ７信号を生成する）。

ＴＦＡ： アダプターからの終了回線はアダプター
からモジュール３００迄延在し、 セットされた時、モジュール３００ に対するデータ転送動作の終了を示 す。

コントローラーアダプターインターフェースは、初期設
定、可能化等の他の機能を実施する為に必要な他の回線
を含む事が判るであろう。

スイッチ３０２−４からの出力信号は別の２ポジシヨン
セレクタースイツチ３０２−６に与えられ、このスイッ
チも又関連するコントローラーアダプターにより回線Ｄ
ＦＡに与えられるデータ信号を受取る。

データ転送動作の間、スイッチ３０２−６のＤＦＡポジ
ションからの出力信号は、４ポジションスイッチ３０２
−１２を介して共通セクション３０１に対し、あるいは
２ポジシヨンセレクタースイツチ３０２−１０を介して
コントローラーアダプターに対して転送する為の４つの
４０ビツトデータレジスター３０２−８の別のものにロ
ードされる。

更に、ＷＤスイッチ３０２−４からの出力信号はスイッ
チ３０２−１０のＷＤポジションを介してコントローラ
ーアダプターに転送される。

別のレジスター３０２−８は、ブロック３０２−７の回
路により生成される信号により修正されるブロック３０
２−１４の読出し書込みアドレスレジスターに記憶され
るアドレス信号によりロードおよびアンロードする為選
択される。

又、これ等ＷＡおよびＲＡレジスターは、転送動作の状
態を決定するのに使用される記憶されたワード番号を示
す信号を出す。

データ転送動作の間、回路ブロック３０２−１４のパリ
ティチェックと生成が作用して、スイッチ３０２−６を
介してコントローラーアダプターから受取るデータ信号
のパリティをチェックし、所要の適当なパリティを生成
する。

又、Ｈスイッチ３０１−４２からレジスター３０２−８
と直接にセレクタースイッチ３０２−１０を介するコン
トローラーアダプターのいずれかに向けて転送する為２
ワードの情報を記憶する最初の対のチャンネル書込みデ
ータレジスター（ＷＲｅ ｇ、 ０ 、 ＷＲｅ ｇ。

１）からスイッチ３０２−４は信号を受取る事も判ろう
。

作用の詳細な説明 第１乃至１４図において、本発明の装置の作用について
、ＣＡＯと呼ばれるチャンネルセクションに連結された
ディスク装置を含む読出しデータ転送動作の実行に関し
て以下ｌこ記述する。

モジュールに対する指令に先立ち、プロセサー２００は
第１図の種々のモジュールを初期設定する（例、モジュ
ール３００）。

モジュール３００について考えれば、初期設定シーケン
スの一部としてのプロセサー２００は、マルチプレクサ
−３００の異なるレジスターをロードするメモリーモジ
ュール５００から取出された一連のＷＲＥＸ命令を実行
する。

第６図は、ＯＰコードが、Ｐ１指令の生成により実施さ
れる書込み外部レジスターの動作を規定する様にコード
化されるＷＲＥＸ命令のフォーマットを示す。

ＧＲ１フィールドは、スクラッチパッドメモリー２０３
−１０の汎用レジスターのどれがアドレスフィールドに
示される外部レジスターにロードされるべき情報を含ん
でいるかを規定する様（こコード化されている。

この命令のＯＰコードは命令レジスタースイッチ２０２
−４によりメモリー２０１−２に与えられ、このメモリ
ーはロケーションの１つを照合させられる。

ロケーションの内容はレジスター２０１−４に読出され
、命令の処理に必要なマイクロ命令シーケンスの制御記
憶装置２０１−１０内に起動アドレスを指定する１対の
アドレスを含む。

命令の最初の相において、Ｂスイッチ２０４−１は、Ｗ
ＲＥＸ命◆のアドレスフィールド（こ対応する信号を、
Ｂスイッチ２０４−１のＩＬポジションを介して加算機
／シフター２０４−９のＢオペランド入力に与え、スク
ラッチパッドバッファー２０３−１６（７）内容（ＺＥ
ＲＯ８）はＡスイッチ２０３−２０を介してＡオペラン
ド入力に与えられる。

第７ａ図の指令ワードのアドレスフィールドに対応する
２つのオペランドの合計は、作業レジスターＲ２に転送
される。

これに続いて、ＷＲＥＸ命令のＧＲＩフィールドにより
規定される汎用レジスターロケーションはアドレス人力
２０３−１４を介してアドレス指定され、データワード
内容はバッファー２０３−１６に読込まれる。

ＷＲＥＸ命令の実行相ｌこおいて、Ｒ２レジスターにフ
ォーマット化されたＰＩ指◆ワードは、ＷＲＰバスに与
えられて、アドレススイッチ２０４−６のＰ■ポジショ
ンとクロスバ−スイッチ２０４−８を介してデータアウ
トレジスター２０４−１４１とロードされる。

この信号は、マルチプレクサ−３００の一部分を選択す
るのに使用される指令の一部として転送されるべき指向
情報（即ち、チャンネル番号第７ａ図参照）の１つのレ
ベル又はタイプと、プロセサーが接続するポートを識別
するプロセサ一番号と、プロセサーの識別を含んでいる
５ＩＵ１００は、図示しない１対の回線を介してプロセ
サー２００にプロセサー識別番号を与える。

プロセサー２００の場合、情報は零であり、従ってＰＩ
指◆ワードのＰＮビット３は２進数の零にセットされる
。

更に、マイクロプログラム制御においては、プロセサー
２００は、レジスター２０１−１５とＰＳＲレジスター
２０４−２０からの信号を指向スイッチ２０４−１０の
ＰＩポジションを介して指向レジスター２０４−１６の
ビットポジション０〜８にロードする。

これ等の信号は、第１４図のフォーマットを有し、マル
チプレクサ−３００又はマルチプレクサ−３００が接続
するポート（即ち、ポーｔ−Ａ）に対しＰＩ指◆を転送
する為５ＩＵ１００により使用される為の別のレベル又
は種類の指向情報を与える。

両者のレジスター２０４−１４と２０４−１６のローデ
ィングに続いて、プロセサー２００は、Ｐ■指◆のマル
チプレクサ−２００に対する転送の為の信号シーケンス
を開始する２進数の１（こＡＯＰＲ回線をフォースする
。

又、プロセサ ２００は、命令カウンター（ＩＣ）を増
Ｊさせ、作業レジスターＲ３Ｉこその結果を言１憶させ
る。

次いで、プロセサー２００は、この要請の受信を示す５
ＩＵ１００からのＡＲＡ回線を介するに号を受取る迄、
次のマイクロ命令の実行を遅延させる。

指令転送の為の信号シーケンスは第１０ａ図に示される
。

５ＩＵ１００は、１対のＳＩＵサイク！し、第１０ａ図
ｆこそれぞれＡおよびＤと表示されるデータサイクルが
後続するアドレス／指令サイクルを必要とする如きＰＬ
指令を検分する。

マルチプレクサ−３００がＰＬ指令を受信する用意があ
るものとすれば、ＰＩＲ回線は２進数１である。

第３Ｃ図のＳＩＵ優先順位ネットワーク１０２４は、セ
レクタースイッチ１０２−２を介して最初の動作期間中
マルチプレクサ−３００のＰＤＦＳ回線に指令ワードを
与える様に作用する。

プロセサー２００は、５ＩＵ１００がＡＲＡ回線を２進
数の零にスイッチする迄、データアウトレジスター２０
４−１４に情報を保持して待機する。

同時に、５ＩＵ１００は、マルチプレクサ−３００にＰ
Ｉ指◆を受信する旨信号する２進数の１をＡＰＣ回線に
フォースする。

ＡＲＡ回線における状態の変化を検出すると同時ｆこ、
マイクロ命令制御下のプロセサー２００は、第７ａ図に
示す如くフォーマット化されたデータワードを、バッフ
ァー２０３−１６から加算機／シフクー２０４−２を経
、スイッチ２０４−８の加算機／シフターポジションを
介してデータアウトレジスター２０４−１４に転送する
事により、ＷＲＥＸ命令の処理を完了する。

第１０ａ図から判る様ｌこ、このワードは、プロセサー
２００がＡＲＡ回線中の状態の変化を検出した後最初の
クロックパルスの間５ＩＵ１００に与えられる。

動作が完了する次のクロックパルスの発生迄、このデー
タワードはＤＴＳ回線上（こ存続する。

第４ａ図において、指令ワードとデータワードは、ＰＤ
ＦＳ回線を介しＰＣレジスター３０１−２とＰＤレジス
ター３０１−５にそれぞれロードされる事が判るであろ
う。

ブロック３０１−４の回路は、指令信号をデコードし、
スイッチ３０１−６のＰＤポジション、ドライバー回路
３０１−８および３０１−１５を介してＰ１指令ワード
のアドレスフィールドにより規定されるＩＣＥレジスタ
ー３０１−１０とチャンネルレベルレジスター３０１−
１２の１つに、ＦＤレジスター３０１−５におけるデー
タ信号をロードさせる制御信号を生成する。

４つのＷＲＥＸ命令の実行の完了と同時に、全てのレジ
スター３０１−１０と３０１−１２は、各チャンネルに
より使用されるべき割込み制御ブロックのグループと、
１チヤンネルに生じ得る８つの割込み条件の各々に与え
られるべき優先レベルとを識別する適当な信号を用いて
ロードされていよう。

同様（こ、マスクレジスター３０１−１４は、別のセッ
トのＷＲＥＸ命−′８＞ニ応答して生成されたＰＩ指令
により予め条件が付される。

セットされた時、これ等のレジスターの内容はある割込
み条件からのマスキングを可能にする。

これは、プロセサー２００が応答し、かつ同じマルチプ
レクサ−３００に信号を送る「ソフトウェア」によるこ
れ等の割込みを決定しなければならない事をプロセサー
２００に回避させる。

ＷＲＥＸ命令の実行に続き、マルチプレクサ−３００は
、４つのコントローラーアダプター３０３〜３０６のい
ずれか１つから受取る割込みを処理する為に、充分に予
め条件を与えられている。

上位プロセサー７００は、コントローラーアダプター３
０２に接続されたディスク装置の特定の１つを含む読出
しデータ転送動作を実施する様に、プロセサー２００に
チャンネルＣＡＯを条件付けさせる命令を実行しようと
しているものと仮定する。

前述の如く、各チャンネルセクションはモードレジスタ
ー３０２−５を含んでいる。

レジスター３０２−５の最初の４ビツトポジシヨンはチ
ャンネル動作を規定する様にコード化され、次の４ビツ
トポジシヨンはコントローラーアダプター動作を規定す
る様にコード化されている。

本実施例（こおいては、プロセサー２００は、モードレ
ジスタ３０２−５をロードする為のＰＩ指◆を生成する
別のＷＲＥＸ命令を実行する。

この指令およびデータワードはそれぞれＰＣレジスター
３０１−２とＰＤレジスター３０１−５にロードされる
。

ＰＣレジスター３０１−２ｔこ記憶される指令ワードは
、データワード信号をロードされるべきレジスターとし
てチャンネルモードレジスター３０２−５を指定し規定
する様Ｉこコード化されたアドレスを含んでいる。

ブロック３０１−４の回路は、ＰＤレジスター３０１−
５ｃこおけるデータ信号を、スイッチ３０１−６のＰＤ
ポジション、ドライバー回路３０１−８．ＩＪＡスイッ
チを介して第４ｂ図のＷＤスイッチ３０２−４ｃｃ転送
する為の信号を生成する様条件を付されている。

ＰＣレジスター３０１−２に記憶されているチャンネル
番号信号は、データワードをチャンネルモードレジスタ
ー３０２−５にロードさせる適当なチャンネルのＷＤス
イッチ（即ち、スイッチ３０２−４）のＤＴＡポジショ
ンを選択する様コード化（全て零）されている。

モードレジスター３０２−５の最初のビットポジション
は、このチャンネルが直接か間接のデータ転送モードの
どちらかで動作するかを規定する様コード化され、２番
目のビットポジションは、このチャンネルが読出しか書
込み動作のどちらを実施するかを規定し、３番目のビッ
トポジションは、この動作がデータ制御ワード（ＤＣＷ
）で制御されるか非データ制御ワード（ＤＣＷ）で制御
されるかを規定し、４番目のビットポジションは実施さ
れる動作がテストモードの動作であるかどうかを規定す
る。

前述のビットは、本文に説明される様に、間接読出し、
ＤＣＷ制御および通常の動作を規定する様コード化され
る。

チャンネルモードレジスター３０２−５のローディング
に続いて、プロセサー２００は、コントローラーアダプ
ター３０３を起動するＰＩ指◆を生成する別のＷＲＥＸ
命令を実行する。

この指令ワードは、コントローラーアダプター３０３（
こ対する指令ワードに対応する信号の転送を規定する様
にコード化されている（即ち、ビット２８ ＝ １）。

特（こ、ＰＣレジスター３０１−２に記憶された指令ワ
ードは、スイッチ３０１−６のＰＣポジションを介し、
次にＣＡＯＤＴＡスイッチからドライバー回路３０１−
２に対し、ＷＤスイッチ３０２−４のＤＴＡポジション
からＤスイッチ３０２−１０に対して指令信号を転送す
る信号を生成する様ブロック３０１−４の回路を条件付
けする。

指令信号は、ＣＡインターフェース３００−１のＤＴＡ
回線上のＤスイッチ３０２−１０のＷＤポジションを介
してコントローラーアダプター３０３に前送りされる。

ＰＩ指令がロードレジスター動作を規定するものとすれ
ば、ＰＣレジスター３０１−２に記憶される指令ワード
も又、ＰＤレジスター３０１−５に記憶されたデータワ
ードをＤＴＡ回線を介してコントローラーアダプター３
０３に転送する信号を生成する様ブロック３０１−４の
回路を条件付けする。

このデータワードは、チャンネルモードレジスターと類
似し、実施すべき動作（こ対してコントローラーアダプ
ター３０３を条件付けするアダプターに含まれるモード
レジスターにロードされるべきモード情報を含む様コー
ド化されている。

コントローラーアダプター３０３とチャンネル３０２の
調整が完了すると、プロセサー２００はデータ転送動作
の起動を信号する用意が出来る。

データ転送を実施する為、このチャンネルは間接モード
で動作される時には更ｆこ情報を必要とする。

これは、間接モードにおいてマルチプレクサ３００が、
それに接続されるコントローラーアダプタを用いてデー
タ転送を制御することである。

即ち、ＤＣＷはこのチャンネルに設置されねばならず、
データのメモリーロケーションと、転送すべきデータ量
と転送のモードに関する情報を含まねばならない。

これと対照的に、直接モード（こおいては、コントロー
ラーアダプターは、メモリーアドレスと、指令と、指向
情報とを、マルチプレクサ−３００により更に５ＩＵ１
００を介してメモリージュール５００に前送りされるチ
ャンネルに転送する。

その保全度がプロセサー２００で検査されるＤＣＷのリ
ストは、局部メモリージュール５００に記憶されるチャ
ンネルプログラムを有する。

リストのアドレスは、チャンネルプログラムのリストポ
インターワード（ＬＰＷ）内に含まれる。

チャンネル動作を開始する為、プロセサー２００は、こ
のチャンネル（即ち、ＣＡＯ）のＬＰＷレジスターのロ
ーディングを規定するＰＩ指令を生成する別のＷＲＥＸ
命令を実行する。

ＰＣレジスター３０１−２にその後ロードされた指令ワ
ードは、ブロック３０１−４の回路を条件付けして、ス
イッチ３０１−６と３０１−４２のＰＤポジションおよ
びＣＷスイッチ３０１−４４のＨ８Ｗポジションを介し
てＰＤレジスター３０１５のデータワード内容を、ＰＣ
レジスター３０１−２に記憶された信号に応答して選択
されたチャンネルのＬＰＷレジスターに転送する信号を
生成する。

この時、ＬＰＷレジスターはＤＣＷのリストを指示する
アドレスを含んでいる。

ＬＰＷのフォーマットは第８ａ図に示される。

チャンネルＬＰＷレジスターのローディングに続いて、
プロセサー２００は別のＷＲＥＸ命令を実行し、この命
令は、ＰＤレジスター３０１−５に記憶されたデータワ
−ドが無視されようとしている事を示すロード制御動作
を規定するＰＩ指令を生成する。

このＰ１指令ワードは第７ｂ図に示す如くコード化され
ている。

ＰＣレジスター３０１−２に記憶された指令ワードはブ
ロック３０１−４の回路を条件付けして、ＰＩ）スイッ
チ３０１−６とＷＤスイッチ３０２−４のＤ Ｔ Ａポ
ジションを介してＰＣレジスター３０１−２からの信号
を１グループのチャンネル制御フリップフロップ３０２
−３に転送する信号を生成する。

このフリップフロップの１つは自動フリップフロップで
、Ｐ■指◆ワード（即ち、第７ｂ図参照）のビット３５
に従って２進数の７（こセットされる。

セットされた時、これはこのチャンネルにデータ転送を
開始する様に信号する。

自動フリップフロップは、チャンネルからの対の２つの
要請回線の１つに対するサービス要請信号と共に、優先
順位選択兼制御回路３０１−４８に対する４人力の１つ
として最初のリスト信号をして与えさせる。

回路３０１−４８は、更にチャンネルに対する４つの入
力にどのレジスターが選択されるべきかを規定させるこ
れ等の要請サービスの最優先順位を有するチャンネルを
選択する。

優先順位回路３０１−４８は、回路３０１−４に与えら
れる２ビツトコード（ＣＡＯ＝ＯＯ）にＣＡＯサービス
要請信号をエンコードする。

要請を出す事を妨げる他の動作がプロセス中にないもの
とすれば（即ち、メモリーモジュール５００から転送さ
れるデータがない）、回路３０１−４は回路３０１−４
８に解禁信号を与える。

回路３０１−４８は、チャンネルＣＡＯのサービスＡＮ
Ｓ回線に２進数１の信号を与える様に作用する。

この信号はデータ転送の為チャンネルＣＡＯを作動準備
させる。

回路３０１−４８を介してチャンネルＣＡ、０から前送
りさねたりスト信号は、回路３０１−４をしてＣスイッ
チ３０１−５０のＬＰＷポジションを選択させる。

２ビツトチヤンネルコードに対応する信号とリスト信号
は、レジスター３０１−６５の最初の３ビツトポジシヨ
ンにロードされる。

レジスター３０１−６５の２つの高順位のビットポジシ
ョンはチャンネル要請データを識別する。

第４ａ図から判る様に、レジスター３０１−６５の内容
はＭＩＴＳ回線に与えられる。

３０１−４８からのチャンネル選択回線からの信号は、
チャンネルＣＡＯに対してＬＰＷレジスターの選択を惹
起する。

ＬＰＷレジスターにおけるアドレスは、回路３０１−４
８により与えられる信号に応答して選択されるＤＴスイ
ッチ３０１−２０のＣＳＷポジションを介して回路３０
１−４からの信号に応答して選択されたバンク３０１−
６４のＺＡＣレジスターにロードされる。

更に、回路３０１−４８は、ＺＡＣレジスターの最初の
バイトポジションにロードされるＺ Ａ、 Ｃスイッチ
３０１−６１のゾーン／ＣＭＤスイッチポジションを介
して信号を与える。

この結果、第７Ｃ図に示される如きＺＡＣ指令ワードの
フォーマット化が行われる。

４つのチャンネル入力の内界なるもの（例えば、直接又
は間接モード、読出し又は書込み指令、あるいは単精度
又は２倍精度）およびリストから与えられる信号は、Ｚ
ＡＣ指令ワードの指令部分の状態を規定する。

マルチプレクサ−３００がＺＡＣ指令のみを生成する為
、ＺＡＣレジスターのビットポジション０は零にある。

これはリストサービスである為、この指令部分のビット
は読出し２倍精度指令を規定する様（こコード化されて
いる。

ＺＡＣレジスターのローディングの間、ＬＰＷアドレス
は、これが２宛（２ワード即ち８バイト）増進され、新
らしいパリティが生成され、その結果がＣＷスイッチ３
０１−４４の更新ポジションを介してチャンネルＬＰＷ
レジスターに戻される対の加算機ネットワーク３０１−
５２と３０１−５４に与えられる。

更に、ＬＰＷレジスター内ｌこ含まれる指向情報は、指
向スイッチ３０１−５９のＣ８Ｗポジシヨンを介して指
向レジスター３０１−６０にロードされる。

ＺＡＣレジスターのローディングは、ＡＯＰＲフリップ
フロップ３０１−６９を２進数の１にスイッチさせる。

マルチプレクサ−３００は、第３ｂ図のＳＩＵネットワ
ーク１０２−２０がＡＯＰＲ回線により信号された要請
を２進数の７にフォースされた回線ＡＲＡにより受信す
る迄、待機する。

５ＩＵ１００と局部メモリーモジュール５００間のダイ
アローブ信号シーケンスは第１１ａ図に示す如くである
。

５ＩＵ１００がマルチプレクサ−３００からの要請を受
入れたと仮定すれば、モジュール５００にデータ読出し
／書込み動作サイクルを開始させる様に指令する２進数
の１にＡＺＣ回線をフォースする。

第１１ａ図に示す如＜ＡＺＣ回線のセツティングを同じ
とすれば、リクエスターの１−Ｄ、信号と、ＺＡＣの指
令信号およびマルチプレクサ−３００から生ずる単精度
および２倍精度信号は、ネットワーク１０２−２０から
の信号に応答してインターフェイス６０３のＲＩＴＭ回
線とＤＴＭ回線とＳＬＴＭ回線にそれぞれ与えられる。

前述の如く、局部メモリーモジュール５００は、データ
を読出した指向情報として５ＩＵ１００に戻すリクエス
ターＩ 、Ｄ、信号を保持する。

第１１ａ図において、局部メモリーモジュール５００が
ＺＩＲ回線を２進数の零にスイッチラングする事ｌこよ
り応答する事が判ろう。

これは、５ＩＵ１００（こりクエスター径路を使用禁止
（こさせる。

局部メモリーモジュール５００は、マルチプレクサ−３
００から生じるリクエスタ−１、Ｄ、と、インターフェ
ース６０゛３のＲＩＦＭ回線のそれぞれに２倍精度信号
を設定するのに加えてＲＤＴＲ回線を２進数の１にフォ
ースする事により５ＩＵ１００Ｇ（：対するデータ転送
を開始する。

ＳＩＵ’ｆ００は、第１１ａ図に示す如＜ＲＤＡＡ回線
を２進数の１にフォースする事によりＲＤＴＲ回線のス
イッチングに応答する。

これは、局部メモリーモジュール５００ｉこ対し、リク
エスターモジュール３００（こ対する径路が開路され、
データ転送を進行させる事を信号する。

ＲＤＡＡ回線に対する信号も又、モジュール５００をし
て、第１１ａ図に示す如きＲＤＡＡ回線における信号の
受取りに続いて、クロックパルスの後縁部でインターフ
ェース６０３に２番目のデータワードを設置させる。

この動作が完了すると、モジュール５００は別の指令受
信の用意が出来るや否や、ＺＩＲ回線を２進数の１にス
イッチする。

ＲＤＡＡ回線のフォーシングの時、５ＩＵ１００は、要
請マルチプレクサ−モジュール３００に対し、ＡＲＡ回
線を２進数の１にフォースする事により、１つのデータ
ワードがそのＤＦＳ回線に与えられようとすることを通
知する。

５ＩＵ１００は又、レジスター３０１−６８における信
号の記憶を生じるＭ Ｉ Ｆ Ｓ ｆｃリクエスターＩ
Ｄ信号を与える。

回路３０１−４８ｉこ与えられたレジスター３０１−６
８の１．Ｄ、内容はデコードされ、ＣＡＯ選択回線を介
するチャンネルＣＡＯの解禁（こ加えて、適当なチャン
ネルレジスターの選択を惹起する。

最初のデータワードはドライバー回路３０１−３を介し
てＨレジスター３０１−４０にロードされる。

こＳから、内容は、スイッチ３０ｉ４２のＨレジスター
ポジションとＣＷスイッチ３０１−４４のＨレジスター
ポジションを介してチャンネルＣＡＯのＤＴレジスター
にロードされる。

最初のワードに続いて１クロツクパルスを与えられる２
番目のデータワードは、レジスター３０１−４２）こロ
ードされ、次いでチャンネルＣＡＯのＤＡレジスター３
０１−４０に転送される。

前述の如く、回路３０１−４８からの信号は、選択され
るチャンネルレジスター列を設定する。

又、マルチプレクサ−３００がチャンネルＣＡＯのリス
ト要請Ｅこ応答する時、回路３０１−４８は、第４ｂ図
のチャンネル回路３０２−７をしてリストフリップフロ
ップを２進数の零Ｅこリセットさせる信号を生成する。

この時、回路３０２−７は、別の制御フリップフロップ
と考えられる図示しないチャンネル使用中フリップフロ
ップを２進数の１にフォースする。

これは、更ｔこ、このチャンネルが転送の用意が出来て
いる事を信号するコントローラーアダプター３０３のＣ
ＡＬのチャンネル使用中回線に２進数の１信号を与える
。

ＤＴとＤＡレジスターに対してロードされるＤＣＷの２
つのデータワードのフォーマットは、第８ｂ図に示す如
きものである。

ＤＴレジスターは、メモリーモジュール５００に対する
データの最初の転送が単精度か２倍精度の転送であるか
を示すビットポジションを含んでいる。

このビットポジションは２倍精宴転送である事を示す２
進数の零であるものと仮定する。

前述の如く構造的に公知であるものと考えられるコント
ローラーアダプター３０３は、局部メモＩＪ−５００に
転送される事が要請されたデータを、既に出された探索
指令により前に選択されたディスク装置上に位置指定す
る為の探索動作を実施する。

このデータの位置指定と同時に、コントローラーアダプ
ター３０３は、ディスク装置から読出され又これに転送
された累算バイトを起動する様ニ作用する。

コントローラーアダプター３０３が完全データワード（
即ち、４バイト）をアセンブルした時、マルチプレクサ
−３００に対して最初のデータワードはＤＦＡ回線に与
えられかつ受信されるべき事を信号する２進数の１にそ
のＡＤＦＡ回線をフォースする。

チャンネルとコントローラーアダプター３０３間の信号
のシーケンスは、第１２図に示されている。

第４ｂ図において、ＡＤＦＡ回線からの信号は回路３０
２−７を条件付けして、Ｄスイッチ３０２−６のＤＦＡ
ポジションを選択する信号を生成して、最初のワードを
バンク３０２−８のＤレジスターＯにロードする。

ブロック３０２−１４の読取り書込みアドレスレジスタ
ーの両方が最初零（こリセットされている為、Ｄレジス
ターＯが選択される。

これは２倍精度動作であるから、チャンネルＣＡＯは、
アダプター３０３から２番目のワードを受取る迄待機す
る。

前述と同じ方法で、チャンネルＣＡＯは２番目のワード
をバンク３０２−８の次のレジスター（即ち、Ｄレジス
ター１）にロードさせる。

書込みレジスターに記憶されたアドレスが各ワードの転
送の後１丈増進される事が判るであろう。

レジスターバンク３０２−８における２ワードの存在を
検出すると同時にブロック３０２−７の回路は、第４ａ
図の回路３０１−４８に与えられたサービス要請信号の
生成を行う。

回路３０２−７も又、チャンネル入力回線をフォースし
て書込み２倍精度動作を信号する。

この時、リスト回線は２進数の零であるが、モード回線
は依然として間接モードを信号する様にセットされてい
る。

サービス要請の受信と同時に、回路３０１−４８は、回
路３０１−４に与えられたサービス選択回線にコードを
生成する。

回路３０１−４は回路３０１−４８を条件付けして、チ
ャンネルＣＡＯに対してサービス要請信号と選択信号を
生成する。

又、回路３０１−４は、バンク３０１６４のＺＡＣレジ
スターと指向レジスター３０１−６０の最後の３ポジシ
ヨンをローディングする為の信号ソースとして、Ｃスイ
ッチ３０１−５０のＤＡポジションを選択させる。

このローディングは、ＺＡＣスイッチ３０１−６１と、
ＤＴスイッチ３０１−２０と指向スイッチ３０１−５９
のゾーン／ＣＭＤスイッチポジションを介して進行する
。

又、レジスター３０１−６５の最初の２ビツトのポジシ
ョンは、リクエスターとしてチャンネルＣＡＯを識別す
る零でロードされている。

ビットポジション３はリストサービスがない事を示す２
進数の零である。

この時、ＡＯＰＲ回線は２進数の１にフォースされてい
る。

同じインターバルの間、チャンネル選択Ｅこ続く２番目
のクロックパルスの開、アドレス（ＤＡ）は、加’ｌｔ
機ネットワーク３ｏ１−５２ｆこよる２丈増進されてＣ
Ｗスイッチ３０１−４４の更新ポジションを介してＤＡ
レジスターに戻される。

次に、Ｃスイッチ３０１−５０のＩ） Ｔレジスターポ
ジションが選択され、データタリー内容は、加算機ネッ
トワーク３０１−５２ｔこ与えられ、２丈減退され、ス
イッチ３０１−４４を介してＤＴレジスターに戻される
。

次のクロックパルスの間、ＤＴスイッチ３０１−２０は
、データレジスター０の内容をバンク３０１−６４のデ
ータルシスターにロードさせるＣＡＯ−ＤＦポジション
を選択する様に条件付けされる。

チャンネル選択に続いて、チャンネルＣＡＯの回路３０
２−γは、データレジスター２の内容をバンク３０１−
６４のデータ２に対し次にロードさせる１丈読出しアド
レスレジスターを増進させる。

前述のものと同様な信号シーケンスは、第７Ｃ図のフォ
ーマットを有スるＺ Ａ ＣＦｓ◆のＳ Ｉ Ｕｌｏｏ
Ｅこより転送動作を開始される（即ち、ＡＯＰＲ回線は
、ＺＡＣレジスターがロードされる時２進数の１にフォ
ースされる）。

５ＩＵ１００と、２倍精度書込み動作の間の信号シーケ
ンスは第１１ｂ図に示す如くである。

同図によれば、書込みシーケンスは、読出しシーケンス
と同じ方法で開始される（即ち、５ＩＵ１００はＺＡＣ
回線を２進数の１にフォースする）。

マルチプレクサ−３００が５ＩＵＩＱＱが要請を受信し
た事を示す信号を受取ると、回路３０１−４は、バンク
３０１−６４のデータルシスターの内容をＤＴＳ回線に
与えさせる様に作用する。

メモリーモジュール５００はＺ １． Ｒ回線を２進数
の零（こフォースする事（こより応答する。

ＤＴＳ回線にマルチプレクサ−３００により与えられた
データの最初のワードは、ＡＺＣ回線が２進数字の零に
スイッチされる時、クロックのインターバルの間ＤＴＭ
回線上に設定される。

次のクロックインターバルの間、バンク３０１−６４の
データ２レジスターの内容はＤＴＳ回線ｌこ与えられる
。

この２番目のワードは第１１ｂ図に示す如く最初のワー
ドに続き、メモリーモジュール５００に対する２ワード
の転送を完了する。

前に記述され第１１ｂ図および第１２図により部分的に
示されたシーケンスは、チャンネルＤＴレジスターのデ
ータタリー内容が零に減退する迄継続する。

このデータタリー内容が読出され２丈減退されると同時
に零と等しい事が検出されたものとすると、この為加算
機ネットワークはカウンターの零信号を２進数のＨこフ
ォースさせられる。

この時、回路３０１−４は、この転送が完全であるかど
うか（即ち、中断するか進行させるか）を確認する為Ｄ
Ｔワードのビット４の状態を検査する様に条件付けられ
ている。

ビット４が２進数の零の時、チャンネルＣＡＯは、チャ
ンネルＬＰＷレジスターの内容を利用してメモリーモジ
ュール５００から別のＤＣＷを取出す様に条件付けられ
ている。

ビット４が２進数の１であれば、回路３０１−４はチャ
ンネルＣＡＯに対してデータタＪ−がランアウトした事
を示す信号を生成させられる。

回路３０１−４からの信号ＣＴＺ＝０を受取ると同時に
、チャンネル回路３０２−７は、転送が完全である（第
１２図）事を信号する２進数のＩＩこＣＡＩのＥＤＴ回
線をフォースする機作用する。

コントローラアダプター３０３はこの指令を完了した事
（例えば、アダプターは、もし全セクターが読出されな
かった場合、セクターの端末に対する読出しを完了して
、所要のチェック動作の実施、エラーの検出、等を行う
）が判るであろう。

エラーがなかった場合は、コントローラーアダプター３
０３は、全動作の完了と同時に、ＣＡＩの４つの割込み
回線の予め定められた１つを２進数の１にフォースする
機作用可能である。

この割込みは、通常ＥＶ６タイプの割込みである終了割
込みに対応する。

割込み信号は第４ａ図のブロック３０１−３４に入力と
して与えられる。

この割込み信号は、ブロック３０１−３４の回路をして
、要請を生成させ、かつ要請信号に沿ってネットワーク
３０１２４に与えられるマルチプレクサ−スイッチ３０
１−２８の６番目のポジションを介して最優先順位の割
込み（ＥＶＯ〜ＥＶ７ ）のＣＡＯレベルレジスターに
記憶された優先順飲レベル信号を選択させる。

ネットワーク３０１−２４は、３ビツトレベルコードを
、他のチャンネルＣＡ１〜ＣＡ３からのいかなる割込み
により生成された優先順位レベル信号とも比較する。

又、割込み信号は、回路３０１−３４をして、スイッチ
３０１−２８からの優先順位レベル信号と共に、スイッ
チ３０１−３５のＣＡＯポジションに対して入力として
与えられる３ビツトタイプ番号（即ち、コード１１０）
を生成させる。

チャンネルＣＡＯの割込み信号が最優先順位を有するも
のとすれば、この為、ネットワーク３０１−２４は２ビ
ツトコード（即ちコード００）を生成させられ、このコ
ードは、ＩＣＢ番号とプロセサ一番号、レベルと割込み
タイプ信号を含むチャンネルＣＡＯＩｃＢレジスターの
内容を、ＩＤＡレジスター３０１−２２ｃこロードさせ
る。

チャンネル番号を表示するネットワーク３０１−２４ｃ
ｃより生成された２ビツトコードは、１ＭＩＤレジスタ
ー３０１−２３の２つの高いオーダーのビットポジショ
ンにロードされる。

コントローラーアダプター３０３がディスク装置ｌこ接
続する為、サブチャンネルは存在しない。

従って、１ＭＩＤレジスターの低位ビットポジションは
零がロードされる。

又、要請信号は、そのＩＲフリップフロップを、５ＩＵ
１００に対する割込みを信号する２進数１にフォースす
る。

第３ａ図において、■Ｒ倍信号割込み優先順位ネットワ
ーク１０１−２ｃこ与えられる事が判るであろう。

ネットワーク１０１−２は、プロセサ一番号とＩＤＡ回
線に与えられた割込みレベル要請信号をデコードする様
に作用する。

この時、ネットワーク１０１−２は割込みデータのパリ
ティをチェックし、エラーがなければ、レベル信号は、
プロセサー２００により現在実行中のプロセスのレベル
ｌこ対しこのレベル信号を比較する回路に与えられる。

マルチプレクサ−３００のレベル信号が更（こ高いと仮
定すれば、この為、ネットワーク１０１２は、更に高い
レベルの割込みの存在をプロセサー２００に信号する２
進数１にＨＬＩＰ回線をフォースさせられる。

又、ネットワーク１０１−２は、マルチプレクサ−３０
０を割込みのソースとして識別するｎ個の出力端末の予
め定められた１つに出力信号を生成する。

この信号は、データセレクター回路１０１−８ｃｃ与え
られた時、４ビツトコード（即ち、１１０１）の生成を
行い、このコードは割込みソースとして接続するマルチ
プレクサ−３００又はボートＡを識別する。

この信号は又、データセレクタースイッチ１０１−４と
１０１１４をして、マルチプレクサ−３００によりＩＤ
ＡＯ〜３回線とＩＭＬＤ回線に写えられた指向信号を出
力として選択させる。

前述の如く、プロセサー２００は、プログラム命令の完
了時点で割込みを実行する。

ＨＬＩＰ回線に与えられた信号は、制御記憶アドレスス
イッチ２０１−１４に含まれる論理回路をして、レジス
ター２０１−１５に読出されたマイクロ命令のＣ８Ａフ
イールド内に含まれる制御ビット力Ｃ８Ａスイッチ２０
１−１４の標準シーケンスポジションの選択を惹起する
時、例外／割込みポジションを選択させる。

この例外／割込みポジションの入力端末に与えられた信
号は、割込みシーケンスの１アドレスをして、次の命令
標準シーケンスの代りＥこ制御記憶装置２０１−１０に
与えさせる。

この割込みシーケンスの制御下では、プロセサー２００
は、スイッチ２０４−２４のＰＳＲポジションとＸバー
スイッチ２０４−８のＰＳＲ／ＰＣＲポジションを介し
てＰＳＲレジスター２０４２０の内容に対応する信号を
、バンク２０４−１２の作業レジスターＲ１に与える。

その内容はＷＲＰバスを介してスクラッチパッドロケー
ションＧＲＯに転送される。

更に、プロセサー２００は、ＩＤＲ回線を２進数１にフ
ォースする事によりＳ Ｌ ＬＴ １００からの割込み
データを要請し、次いで５ＩＵ１００から応答を受取る
造次のマイクロ命令の実行を遅延する。

ｌ Ｄ Ｒ信号の受取りと同時に、５ｔ０１００は新ら
しい割込みレベルをＡ Ｌ Ｌレジスター１０１−６に
ロードし、割込みデータワード信号をプロセサーのイン
ターフェース６００のＤＦＳ回線に与える。

同時に、５ＩＵ１００は、データ割込みワ・−ドがＤＦ
Ｓ回線に与えられた事をプロセサー２００に信号する為
、ＡＲＤＡ回線を２進数Ｈこフォースする。

前述の信号シーケンスは第９図に示される。

割込みデータワードのフォーマットは第１３図に示され
る。

同図１こおいて、プロセサー２００に与えられた指向情
報は、第１図のシステムにおける割込みソースの物理的
ロケーションに基くマルチプレクサ−３００とＳ ＩＵ
Ｉ ００内に含まれる回路により生成される事が判る。

第２図において、ＡＲＤＡ信号は、割込みワードをして
レジスター２０４−１８におけるデータにロードさせる
事が判ろう。

この時、５ＩＵ１００はＤＦＳ回線からデータを取除く
様に作用する。

更に、Ａ ＲＬ） Ａ信号の受取りと同時に、プロセサ
ー２００は、ＡＯＰＲ回線を２進数零にリセットする機
作用する。

次に、マイクロプログラム制御下のプロセサー２００は
、割込みデータワードがレジスター２０４−１８におけ
るデータにロードされる時、スクラッチパッドロケーシ
ョン零から制御ブロックベース（ＣＢＢ）を取出す。

割込みワード内容は、Ｂスイッチ２０４−１のＤＩポジ
ションを介して加算／シフター２０４−２からスイッチ
２０４−８の加算／シフターポジションを経てレジスタ
ーバンク２０４−１２の作業レジスターＩＣに転送され
る。

又、スクラッチパッドアドレスレジスター２０３−１２
は零にフォースされてスクラッチパッド２０３−１０か
らバッファー２０３−１６にＣＢＢ内容を読込む。

新らしい割込みであると仮定される為、主ＣＢＢは、Ｃ
ＢＢが１１ビツトポジシヨンを残す様シフトする事によ
り位置合せされねばならない。

ＣＢＢは、Ａスイッチ２０３−２０のＳＰＢポジション
を介して加算／′シフター２０４−２のＡオペランド入
力に与えられる。

その結果はスイッチ２０４−８を介しＣ作−゛巻しジス
ターＲ２ｔこ転送される。

元の割込みの場合は、ＰＳＲとＩＣスクラッチパッドロ
ケーションの内容は直接使用出来る。

マイクロプログラム制御下では、プロセサー２００は、
Ａスイッチ２０３−２０のＷＲＲバスとＷＲＲポジショ
ンを介してＲ１作業レジスター０割込みデータ内容を、
９ビットポジション丈右方にシフトされ、ＣＢＢ＝ｌを
記憶する作業レジスターＲ２にロードされる加算／シフ
ター２０４−２に対して最初に与える事により、ＩｃＢ
アドレスを形成する。

このシフトにより割込みデータワードからｌ、 ＣＢ番
号が取除かれる。

同じサイクルノ間に、作業レジスターＲ２の内容がＷＲ
Ｐバスを介してバッファ２０３−１６に転送される。

次に、バッファー２０３−１６からのＩＣＢ番号の内容
がＡスイッチ２０３−２０を介して加算／シフクー２０
４−２に与えられ、４ビツトポジション丈残してシフト
される。

シフトされた結果は次に作業レジスターＲ２にロードさ
れる。

このシフト動作はＩＣＢ番号を１６丈倍加するのに有効
である。

加算／シフター２０３−１６は、Ａスイッチ２０３−２
０を各して加えられたバッファ２０３−１６の内容とＢ
スイッチ２０４−１を介して与えられた作業レジスター
Ｒ２の内容を合算即ち合成する様に作用する。

局部メモリーモジュール５００においてＩｃＢのアドレ
スを識別する結果は、作業レジスターＲ２ｃこロードさ
れる。

マイクロプログラム制御下では、プロセサー２００は、
作業レジスターＲ２に記憶されたＩＣＢアドレスを使っ
て、モジュール５００からＩＣＢ（即ち、ＰＳＲとＩｃ
）の２重ワードを取出す為の読出し２倍動作を開始する
。

他の情報と共にＩｃＢアドレスは、アドレススイッチ２
０４−６およびＷＲＰバス（即ち、生成されたＺＡＣ指
令）のＡＢＳポジションを介してＲ２からデータアウト
レジスター２０４−１４にロードされた。

更に、指向レジスター２０４−１６は、指向スイッチ２
０４１０のＩ’（、／Ｗポジションを介してロードされ
、プロセサー２００はそのＡＯＰＲ回線を２進数の１に
フォースしてメモリー要請の５ＩＵ１００を信号する。

又、Ｊ、ＣＢアドレスは８丈増進されて作業レジスター
Ｒ２＆こ戻される。

次に、プロセサー２００は、５ＩＵ１００が要請の受信
を信号する迄、別のマイクロ命令の実行を遅延させる（
即ち、ネットワーク１０１−２０はＡＰＡ回線を２進数
の１にフォースする）。

次に、プロセサー２００はＰ ＣＲレジスター２０４−
２２の内容を作業レジスークーＲ３にロードする。

この時、作業レジスターＲ１，Ｒ２およびＲ３は、割込
みワードと、ＩＣＢアドレスプラス８およびＰＣＲ内容
をそれぞれ記憶する。

作業レジスターＲ，３に記憶されたＰＣＲ内容はチェッ
クされて、ＡＲＡ又はＡＬＩ）Ａ回線に５ＩＵ１００か
らの応答がある事を確定する。

通常の動作（即ち、例外動作がない）であるとすれば、
マイクロプログラム制御ｆのプロセサー２００は、ＩＣ
Ｂの次の２ワードを取出す為メモリーモジュール５００
に対して別の２倍読出し要請を生成する様に作用する。

ＰＣＲ内容のチェックの間、メモリーモジュール５００
からのＰＳＲとＩＣワードはレジスター２０４−１８に
おけるデータに対し転送される。

最初ワード（即ち、ＰＳＲ）は、Ｂスイッチ２０４−１
のＤＩポジションと加算／シフター２０４−２を介して
作業レジスターＲ３ｒこ転送される。

２番目のワード（即ち、ＩＣ）はＩＣ作業レジスターに
ロードされる。

マイクロプログラム制御下のプロセサー２００は、Ｐ
Ｓ Ｒ，レジスター２０４−２０に割込みワード指向を
ロードするのに必要な動作を実施する。

最初に、作業レジスターＲ３のＰＳＲ内容は、８ビツト
ポジション丈左方にシフトされる。

これは、ワードの最も左方のバイトは割込みの処理にお
いては重要ではない為、このバイトに含まれた指向フィ
ールドを除去する。

次に、この結果は作業レジスターＲ３に転移される。

作業レジスターＲ１の割込みワード内容は、ＷＲＰバス
を介してバッファ２０３−１６に転送される。

ビット２８〜３５は、５ＩＴＪ１００により生成される
指向情報とＰＳＲレジスター２０４−’ｌＱＩこ挿入さ
れるべきマルチプレクサ−３００を含む事が判ろう。

次の動作サイクルの間、作業レジスターＲ３の内容は、
Ｂスイッチ２０４−１のＷＲＲバスとＷＲＲポジション
を介して加算／シフクー２０４２のＢオペランド入力に
与えられ、バッファ２０３−１６の内容はＡスイッチ２
０３−２０のＳＰＨポジションを介して加算／シフクー
２０４−２のＡオペランド入力に与えられる。

Ａオペランドと８オー゛ζランドは、シフターにより連
結されて位置合せされ、作業レジスターＲ１に転送され
６新らしいＰＳＲを形成する。

プロセサー２００は、１ＣＢの次の２ワードを受取る迄
、別のマイクロ命令の実行を遅延させる。

Ｓ Ｉ Ｕｌ ００から信号を受取ると同時に、プロセ
サー２００は、作業レジスターＲ１−の新しいＰＳＲ内
容をＷＲ，Ｒバスを介してＰＳＲレジスター２０４−２
０に転送する。

次のサイクルの間、レジスター２０４ｉ０におけるデー
タにロードされたＩＣＢからのワードは、適当なスクラ
ッチパッドレジスターロケーション（例えば、ＧＲ１４
とＰＴＢＲアドレス）に転送される。

その後、ブロセサー２００は、ＩＣ作業レジスターを用
いる割込み処理ルーチンの命令を取出す。

前述の事から、プロセサー２００にＳ Ｉ Ｌ］ｉ Ｑ
Ｑとマルチプレクサ−３００により生成された指向情報
を挿入する事を要請させる事により、割込みから生じる
進行プロセスの結果として実行されたユーザー発行のＷ
ＲＥＸとＲＤＥＸ命令に応答して生成されたとのＰ１指
令も、ハードウェア生成の指向情報（こより識別される
マルチプレクサ−チャンネルに自動的に指向される事が
判ろう。

既（こ論議した様に、各ＰＩ指令の生成と同時に、プロ
セサー２００は、ＰＳＲレジスター２０４−２０から得
た指向情報を、指向レジスター２０４−１６とデ′−タ
アウトレジスター２０４−１４に自動的に挿入する。

指向レジスター２０４−１６に挿入された指向データは
第１４図に示したフォーマットを有するが、Ｐ１指令の
一部として挿入された指向データは第７ａ図に示した如
きフォーマット形態となっている。

進行スるプロセスのユーザー命令は、全ての零アドレス
を書込みアドレスレジスター２０３２２にロードさせ、
アドレスレジスター２０３−１２に対して転送する為（
こ選択させる都度、デコーダー回路２０３−２８は、Ｐ
ＳＲレジスター２０４−２０のビットポジション８がセ
ットされてマスターモードを規定しなければ、例外信号
を生成する様ｆこ作用する事力畔１ろう。

例外信号は更にＰＣＲレジスター２０４−２２のビット
ポジション４を２進数の１にフォースして、プロセサー
２００を前述の方法で照合された例外処理ルーチンに自
動的に進入させると共に違法動作を信号する。

ある他のスクラッチパッドロケーションも又ユーザーに
よる不当なアクセスから保護出来る事が判ろう。

マルチプレクサ−３００も又ハードウェアを含み、これ
がメモリー動作と共に使用されるコード化されたりクエ
スター識別子信号を生成する事が判ろう。

５ＪＵ１００も又、マルチプレクサ−３００、又はリク
エスターとして接続するポートを識別する別の識別子情
報を生成する事が出来る事も判明しよう。

換言すれば、プロセサー２００の場合に用いられる同じ
構成は、メモリー転送（こ用いて、ハードウェアの故障
又は設計により生じた不備からユーザーの不当なメモリ
ーアクセスを招く事のない様にする事が出来る。

これにより、上位動作システムソフトウェアによる検査
手続（例えば、チャンネル指令アドレス等の検査）によ
り可能な通常な保護処置が強化される。

更に、Ｊクエスター識別子情報の記憶に加えて、メモリ
ーモジュールは、アクセスの検査におけるこの様な情報
を使用する様に動作可能である。

その妥当性（こは、メモリー境界チェック、セグメント
チェック等公知の方法で実施されるものを含む。

これは、特ｆこメモリーアドレス、指令等に対するソー
スとして装置が作用する直接動作の場合に重要性を有す
る。

前述の事から、本発明のシステムは、指向コードの使用
により、ユーザーはモジュールおよび装置に対して不当
なアクセスを得られない事を保証する事が判る。

指向コードはハードウェアにより生成され、異なるシス
テム動作を制御するシステムのレジスターに挿入される
から、ユーザープログラムは、システム動作の制御を得
る為に指向コードを挿入する事は全く出来ない。

処理要請においてシステムの異なるモジュール（ここの
様な要請（こ対する応答において指向情報を使用させる
事により、全ての応答が自動的に指向情報により物理的
に識別されるモジュールのみに対して指向される。

本発明の主旨から逸脱する事なく多くの変更が例示のシ
ステムに対して可能である事が判ろう。

例えば、本発明の指向コード構成は、このシステムの保
全塵を強化する為、構造的（こ公知の他のタイプの入出
カシステムで使用可能である。

他の用途については、当業者（ことって容易に明らかで
あろう。

当業者の理解の範囲内の事柄で本文の記述を不必要に複
雑にしない様にする為、ブロックダイヤグラムにより各
ブロックの詳細な機能説明とこのブロックが示す回路の
個々の識別を行った。

読者は、各自の背景ならびに利用可能な標準的な文献又
は本文に引用した参考文献から、フリップフロップ回路
、レジスター、セレクター回路、マルチプレクサ−等の
構成要素や部品を自由に選択出来る。

法規に従い、本発明を最善と思われる形態で図示し記述
したが、頭書の特許請求範囲（こ示される本発明の主旨
並びに範囲から逸脱する事なく記述されたシステムｌこ
対しである変更が可能であり、他の特徴に付及する事な
く本発明のある特徴も有利に使用出来る。

【図面の簡単な説明】

第１図は本発明の作用原理を用いた入出カシステムを構
成するブロックダイヤフラム、第２図は第１図の入出力
処理装置の詳細図、第３ａおよび３ｂ図は第１図のシス
テムインターフェイス装置の拡大詳細図、第４ａと４ｂ
図は第１図のマルチプレクサ−装置の拡大詳細図、第５
ａ図は本発明によるデータインターフェースを構成する
回線図、第５ｂ図は第１図のシステムｌこ用いられるプ
ログラミング可能インターフェースを構成する回線図、
第５ｃ図は第１図のシステム内に含まれる割込みインタ
ーフェースを構成する回線図、第５ｄ図は第１図の局部
メモリーインターフェースを構成する回線図、第６図は
ＷＲＥＸとＲＤＥＸプログラム命令のフォーマット、第
７ａ乃至７０図はプログラミング可能インターフェース
指令のフォーマット、第８ａおよび８ｂ図はあるチャン
ネル制御ワードのフォーマット、第９図は割込み処理用
の信号シーケンスを示す図、第１０ａ乃至１０ｄ図は指
令を転送する為の信号シーケンスを示す図、第１１２お
よび１１ｂ図はメモリー読出しおよび書込み動作を実施
する為の信号シーケンスを示す図、第１２図は装置読出
しデータ転送動作の信号シーケンスを示す図、第１３図
は割込みデータワードのフォーマット、および第１４図
は指向データの１タイプのフォーマットである。 １００・・・・・・システムインターフェース装置（Ｓ
ＩＵ）、１０１・・・・・・割込みセクション、１０２
・・・・・・データ転送セクション、２００・・・・・
・入出力プロセサー（］、０ＰＰ）、２０１・・・・・
・制御記憶セクション、２０２・・曲命令バッファセク
ション、２０３・・・・・・記憶セクション、２ｏ４・
・曲処理セクション、３００・・・・・・高速マルチプ
レクサ−（Ｈ８ＭＸ）、３０１・・曲チャンネルアダプ
ターインターフェース、３０３〜３０６・・・・・・チ
ャンネルコントローラアダプター、３０９・・・・・・
ディスク装置、３１０〜３１２・・・・・・テープ装置
、４００・・・・・・低速マルチプレクサ−（ＬＳＭＸ
）、５００・・・・・・局部メモリーモジュール、６ｏ
ｏ〜６０３・曲・インターフェース、１００・・曲上飲
フロセサー。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の入出力装置を有する入出力動作制御用の入
   出カシステムにおいて、 複数個のインターフェースポートを有するシステムイン
   ターフェース装［１００と、 前記システムインターフェースポートの別々のものに連
   結されたインターフェースポートをそれぞれ有し、前記
   ポートに沿って前記システムインターフェース装置に対
   し要請を生成する為の装置を含む複数個のモジュールと
   を設け、前記モジュー／Ｌ／は少くとも１つのメモリー
   モジュール５００と、複数個のアダプターコントローラ
   ーインターフェースポートＣＡＯ〜ＣＡ３を有する少く
   とも１つのマルチプレクサ−モジュール３００を含み、
   該各ポートは前記の複数個の入出力装置の別々の少くと
   も１つに連結され、前記の１つのマルチプレクサ−モジ
   ュールは、更に、 前記ポートの各々に接続された前記入出力装置から事象
   信号を受取る様連結された入力装置３０１−３４と、該
   入力装置に連結された優先順位ネットワーク装置３０１
   −２４とを含み、該ネットワーク装置は最優先順位の要
   請を有すると確定された装置に接続されたコントローラ
   ーインターフェースポートを示す最初の識別コードを規
   定する為の信号を生成する機作用出来、更に前記マルチ
   プレクサ−モジュールは、前記インターフェースポート
   と、前記最初の識別コードを前記システムインターフェ
   ース装置に対する要請の一部として与える為の前記優先
   順位ネットワーク装置とに連結された出力装置３０１−
   ３６．３０１−２３を含み、 前記システムインターフェース装置は、 前記の複数個のモジュールの各々からの要請を受取る様
   連結されたモジュール優先順位ネットワーク装置１０１
   −２と、 モジュール要請信号を応答の為前記モジュールの指定さ
   れた１つに対し選択的に転送する為の前記インターフェ
   ースポートの各々に作用的に連結されたバス転送装置１
   ０１−１２と、 前記優先順位ネットワーク装置と前記ポートの１つとに
   連結されたコード識別生成装置１０１−８とを含み、前
   記優先順位ネットワーク装置は、最優先順位の要請を有
   する前記モジュールのインターフェースポートを指示す
   る２番目の識別コードに対応する信号を生成する前記コ
   ード生成装置を条件付けする為の出力信号を生成する為
   に、前記モジュールからの要請に応答して作用し、前記
   バス転送装置は前記信号により条件付けされて前記マル
   チプレクサ−インターフェースから応答の為モジュール
   の１つに接続された１ポートへの要請の一部として前記
   の最初と２番目の識別コード信号を転送する事を特徴と
   するシステム。 ２ 複数個の装置を含む入出力動作の制御用のモジュラ
   −人出カシステムにおいて、 複数個のインターフェースホートラ有スるシステムイン
   ターフェース装置１００を設け、前記ポートは前記シス
   テムにより装備されるモジュールの最大数に対応し、 更に、それぞれ前記の複数個のポートの別々の１つに連
   結された複数個のモジュールを設け、該複数個のモジュ
   ールは少くとも１つのメモリーモジュール５００と複数
   個の指令モジュール２００゜３００．７００を含み、該
   指令モジュールの各々は前記複数個のモジュールの別の
   １つによりｌｌｉされるべき動作を規定する為の指令を
   生成する為の装置を含み、 前記指令モジュールは、複数個のコントローラーアダプ
   ターポートと、複数個のチャンネルアダプター装置とを
   有する少くとも１個のマルチプレクサ−モジュールを含
   み、前記アダプターポートの各々は前記チャンネルアダ
   プター装置の別々の１つおよび複数個の周辺装置に連結
   され、前記マルチプレクサ−モジュールは、 前記入出力動作の量検出されるべき複数個の外部又は内
   部の割込み条件の１つの発生を表示する信号の受信に応
   答して要請を生成する為の論理回路装置３０１−３４と
   、 前記論理回路装置に連結された優先順位ネットワーク装
   置３０１−２４とを含み、該優先順位ネットワーク装置
   は、最優先順位の要請を有する前記チャンネルアダプタ
   ー装置の１つを表示する最初の複数個の指向コード信号
   を生成する機作用し、更に、前記マルチプレクサ−モジ
   ュールは、要請ソースとして前記の１つのチャンネルア
   ダプター装置を識別する前記の最初の複数個の指向コー
   ド信号を受取る為の前記の優先順位ネットワーク装置に
   作用的に連結されたレジスター装置３０１−２１を含み
   、 前記システムインターフェース装置は更に、優先順位に
   より前記モジュールの異るものをその間で通信を可能に
   させる様に相互に接続する為のモジュール優先順位装置
   １０１−２を含むバス転送装置１０１と、 前記の複数個のインターフェースポートに連結された装
   置１０１−８とを含み、該装置は、最優先順位の要請を
   有するモジュールに接続されたポートを指示する２番目
   の複数個の指向コード信号を生成する前記の優先順位装
   置からの信号に応答して作用出来、又前記受信用モジュ
   ールによる前記要請゛ノースの適正な識別を確保する為
   受信用モジュールに対し前記の最初と２番目の指向コー
   ド信号を転送する為に前記バス転送装置を条件付ける様
   に作用出来る事を特徴とするシステム。 ３ 各々数多くのアダプター装置の別々の１つに連結さ
   れた複数個の装置を含む入出力データ転送動作制御用の
   入出カシステムにおいて、 複数個のポートを有するシステムインターフェース装置
   １００と、 １つのメモリーモジュールと、複数個のアダプターポー
   トを有する少くとも１つのマルチプレクサ−モジュール
   とを含み前記複数個のポートの別々の１つにそれぞれ連
   結された複数個のモジュールとを設け、前記アダプター
   ポートの各々は前記多数のアダプター装置の別々の１つ
   に連結され、前記マルチプレクサ−モジュールは、 それぞれ前記アダプターポートの別々の１つに連結され
   た複数個のチャンネルアダプターセクションＣＡＯ〜Ｃ
   Ａ３と、 前記チャンネルアダプターセクションからの要請を受取
   る様に連結された優先順位ネットワーク装置３０１−２
   ４とを含み、該優先順位ネットワーク装置は最優先順位
   要請を有するチャンネルアダプターセクションを識別す
   るコード化された信号を生成する為の装置を含み、 更に前記マルチプレクサ−モジュールは、前記のコード
   化された信号を要請として前記信号ら関連した前記ポー
   ］・に与える為の前記優先順位ネットワーク装置に連結
   された出力装置３０１−１２を含み、 前記システムインターフェース装置は前記ポートの対を
   優先順位に基いて相互に連結させる為の転送装置１０１
   を含み、前記転送装置は前記要請に応答して、前記マル
   チプレクサ−モジュールとチャンネルアダプターセクシ
   ョンを前記要請のソースとして識別する様にコード化さ
   れた信号と共に、前記要請により指示されたポートに対
   して前記コード化信号を与える機作用出来る事を特徴と
   するシステム。