JPS5843576B2 - エンシ゜ンセイギヨシステム - Google Patents

Description

【発明の詳細な説明】 本発明はエンジンの制御装置に関する。

従来のこの種のエンジンの制御装置の中にはエンジン状
態量に対応するパラメータに関連して出力を発生するト
ランスデユーサと、予めエンジンノ種々の状態量の経験
的データをプログラムされたＲＯＭなるメモリ装置と、
該メモリ装置よりのバイナリ出力を受けて作動する制御
装置とから構成されているものが知られている。

（特開昭４６−５００３号公報、特開昭４６−５００４
号公報、特開昭４７−１０３０７号公報）。

しかしかかる従来のエンジン制御装置は以下のような欠
陥を有していた。

即わち、エンジンの機能状態の変化が極めて変化に富み
、その変化の度合が時間的に一定でなく、緩急自在に変
化する為、制御すべき量を一定の変量幅でしか制御でき
ない従来装置では、広範囲のエンジン状態量を精度良く
制御できないという問題点があった。

又それをあえて従来装置にて解決しようとすれば、エン
ジンの状態量の時系列的な分布という性質上極めて多数
のメモリ個数から成る記憶装置を必要とすることになり
、実際上不可能である。

本発明は以上の問題点に鑑みて成されたもので、その目
的は非線形バイナリ変換器を、従来のエンジン負帰還制
御系統において、記憶装置の出力端と制御装置の入力端
との間に配置して構成することによって、限られたメモ
リ個数からなる記憶装置の場合においてもエンジンの実
際の状態量を常時検知しつつ、最適に制御し得るエンジ
ン制御装置を提供することにある。

本発明による装置はエンジンのパラメータの値に依存し
て出力を発生する少くとも２つのトランスデユーサ装置
と、このトランスデユーサからの出力が供給されそのト
ランスデユーサから受けた信号に依存してバイナリ出力
を発生する記憶装置と、このバイナリ出力の値に応じて
作動し前記エンジンの機能を制御するための制御装置と
、前記バイナリ出力を前記制御装置に結合させる非線形
バイナリ変換器を含み、このバイナリ変換器は前記エン
ジンの機能の変化を達成可能な最小限に引き下げるよう
に前記バイナリ出力のビット数を変化させるようになっ
ている。

もしこの非線形変換器がなく記憶装置がｎビットの重み
付き２進出力を有し最大燃料供給がＦであるならば燃料
の達成可能な最小限の変化は２・−０′あ６・なぜなら
２°は記憶装置から０異−った出力の最大数を表わしそ
してこの出力はＯ〜Ｆｉでの間ですべてのエンジン状態
を満足させなければならないからである。

本発明のバイナリ変換器を使用すると達成可能な最小変
化は□ｍ−１ となる。

但しｍ＞ｎである。この装置はエンジンの状態がクリテ
ィカルであるような範囲で燃料の小刻みな変化を可能に
する。

しかしもちろんそのためには他の範囲で よりも
大きい変化がｎ−１ 行なわれることを必要とする。

しかし前記性の範囲は大刻みの燃料変化がち１リクリテ
イカルでないように選ぶことができる。

このように変換器がなければ燃料変化の増分はすべて均
等である。

変換器を用いるとある部分の増分は小さく、ある部分の
増分は大きくすることができ、装置を柔軟的に設計する
ことが出来る。

従って、エンジンの機能状態特有の性質即わち、実際の
時系列的な複数種類の状態量を負帰還制御する場合、殆
んど無数に存在し得る時系列的なエンジン状態量の性質
上、均等増分しか得られない従来装置では前記状態量の
瞬時値を常時検知しつつ、最適な状態になすよう、高精
度に制御することは実際上不可能である。

これに対し、非線形バイナリ変換器を記憶装置部と制御
装置部との間に配置された構成を有する本発明は、必要
に応じて増分幅を局所的に可変し得る機能を有する為に
、有限のメモリ個数から来る制約を、エンジンパラメー
タの範囲にかける前記バイナリ変換器の分解度を局所的
に変化させることで克服し、複数種類のかつ極めて変化
に富むエンジンの状態量を常に最適になすよう制御出来
得るという極めて秀れた長所を有する。

本発明は燃料噴射の量を制御しあるいは火花のタイミン
グの制御に用いることができる。

以下本発明の一実施例を示す添付の図面を参照しつつ本
発明の諸特徴を詳述する。

第１図を参照すると一対のトランスデユーサ１１．１２
を備え、それらは制御されるべきエンジンのスロットル
弁内、マニホルド負圧、エンジンスピードの群からえら
ばれた２つのパラメータを検知し記憶装置１３への入力
信号を発生する。

この簡易化された例における記憶装置は４ビツトのバイ
ナリ出力を出すものと仮定し、その出力はバイナリ変換
器１４に供給される。

変換器１４は４ビツト出力を５ビツト・バイナリ出力に
変換シそれはエンジンの燃料供給を制御する制御装置１
５に送られる。

記憶装置１３はいろいろな形をとることが出来るけれど
も第２図で示す一例においては記憶装置１３からの４つ
の出力ラインが１３ａ、１３ｂ。

１３ｃ 、 １３ｄで示されている。

トランスデユーサ１２はアナログ信号を発生し、その信
号はこの場合４つのライン１２ａ、１２ｂ、１２ｃ、１
２ｄのうちの１つを付勢する信号に変換される。

ライン１２ａないし１２ｄが付勢されるとそれぞれの４
つのスイッチ１６ａないし１６ｄを作動させるように働
き、各スイッチ１６ａないし１６ｄはそれが閉じられた
時４つのライン１７ａ、１７ｂ。

１７ｃ 、 １７ｄの４組のうち１つを出力ライン１３
ａ、１３ｂ、１３ｃ、１３ｄに結合する。

トランスデユーサ１１はまたアナログ出力を発生し、そ
れは４つのラインｌｌａ、１１ｂ、１１ｃ。

１１ｄのうちの１つを付勢する信号に変換され、ライン
１１のおのおのはライン１７のおのおのと交叉し、２組
のラインの間でダイオードによって結合がなされる。

ダイオードは第２図にかいて黒丸で示されていて、ライ
ン１７ａの組と関連するダイオードのみが図示されてい
る。

記憶装置の作用を理解するために、トランスデユーサ１
２がライン１２ａを付勢するよう箋パラメータ値を感知
し、その結果スイッチ１６ａがライン１７ａをライン１
３ ａ ｐ １３ ｂ 、１３ ｃ 。

１３ｄに結合すると仮定する。

他のパラメータはトランスデユーサ１１かライン１１ａ
を付勢するような値をもつと考えさらにダイオードで結
合されている状態を１で表わし、ダイオード結合のない
状態をＯで表わすと仮定するならばライン１３ａ。

１３ｂ、１３ｃ、１３ｄの上の信号は１０００である。

トランスジューサ１１から送られるパラメータがライン
１１ｂを付勢するように変わると１３上の信号は０１０
１になる。

ライン１１ｃが付勢されると信号は００１０であり、ラ
イン１１ｄが付勢されると１０１１であり、もちろん他
のパラメータは一定に保たれていると仮定する。

トランスデユーサ１２によって感知されるパラメータが
変化すると接続は１７ｂ、１７ｃ、１７ｄのうちの１つ
に行なわれ、ライン１３ａ ｙ １３ｂ 。

１３ ｃ ｓ １３ ｄに供給される。

このようにプロセスの要求に従ってダイオードの接続を
設定することによって記憶装置から所望の出力が得られ
る。

くり返して強調して釦くが、図示した例は簡略化した例
であって実際は著しく多くのビットが使用される。

バイナリ変換器１４の作用を理解するために、先ずはじ
めに記憶装置１３からの出力が直接制御装置１５に送ら
れる場合を考える。

制御装置１５はいろいろの形をとることが出来るけれど
も単純な例としてエンジンに燃料を供給するポンプであ
ると仮定し、■噴射ごとに供給される燃料の量がポンプ
の出力によって決定されそのポンプの出力は単純化のた
めにポンプへの入力に比例するとみなす。

このようにして、記憶装置１３から４ビツトの出力をも
ち、ポンプ１５には１６個の信号を送ることが出来、従
ってもしポンプの最大出力がＦであるならば燃料供給は
最小限上の増分で変５ 化することが出来る。

このような装置の欠点は実際とのヱという最５ 小増分が必要以上に正確であると言えるような多数のエ
ンジン・パラメータがあるかも知れないけれども、ｎよ
りも小さい増分で燃料を変化出来た方が有利であるとい
うようなエンジン・パラメータもあるという点である。

バイナリ変換器１４はこれを可能とする。

引用した例では４ビツト・ワードから５ビツト・ワード
へ変化し、最小増分は■となる。

もちろん、記憶装置１３からの出力は依然として１６個
のｉｔであり、あるエンジン状態に対して上の増分をも
つように決定しよ１ うとするならば、ヱを越えるような増分の状態５ の部分もある筈である。

この効果は出来るだけ簡略化した下の表から明かである
。

この表は２進級をＩＯ進級で表わしてお９、記憶装置出
力を用いた場合、燃料の最小増分は上５ であるけれとも、ポンプを制御するためにバイナリ変換
器出力を用いた場合は最初の半分の範囲における最小燃
料増分は］であり、その次の範囲Ｆ では最小増分は３１となり、さらに残りの範囲でＦ は最小増分は負となっている。

このようにして、比較的小さな範囲では最小増分が増加
するということを犠牲にして大部分の範囲では最小増分
を減少させる。

もちろん、表に示したような方法で出力が配列されるこ
とは好ましいことではなく、前に説明したようにバイナ
リ変換器を使用すると、装置が柔軟的に、設計者か設計
を自由に設計出来そして必要な部分で精度を増加させる
ことが出来る。

第３図は変換器１４を図解するブロック線図であう、こ
の例においては、この変換器は４個のＮＡＮＤゲート２
１，２２，２３，２４と１７個のＮＯＲゲート３１ない
し４７を用いる。

回路は記憶装置１３からの信号を受ける入力端子５１な
いし５４と制御装置１５への入力を発生する出力端子６
１ないし６５を備える。

下の表はネガティブ論理による回路動作を示している。

ポジティブ論理によれば記憶装置１３からの出力は１０
進数のＯで始１す１５で終わるが、一方間路１４からの
出力はＯで始１シ３１で終っている。

ＮＡＮＤゲートの場合、その出力をＯにするためには、
ＮＡＮＤゲートの各入力はそれぞれ１でなければならな
い。

もし入力のどれかが１でなければこの出力は１である。

ＮＯＲゲートの場合、出力１を発生するためには各入力
は０でなければならない。

もし入力のどれかが１であれば出力Ｏが発生する。

以上のことを考慮すると、下記の表は１６の数字のうち
の３つの場合について回路が如何に作動するかがわかる
。

各ゲートからの出力ラインはゲートの番号に文字ａをつ
けて示している。

ゲートの作用を考慮に入れると各ライン上の信号が必要
な出力をゲート４３ないし４７から端子６１ないし６５
へ与えるように変化する状態が容易にわかるであろう。

必要な出力を発生させるために回路は種々設計変更可能
であり、上述したように出力は簡略化された形で記述し
たにすぎず実際は非常に複雑なものになるということは
もちろん認められるであろう。

【図面の簡単な説明】

第１図は本発明のブロック線図、第２図は記憶装置の１
つの型を示す図、第３図はバイナリ変換器の１つの型を
示す図である。 １１．１２・・・・・・トランスジューサ、１３・・・
・・・記憶装置、１４・・・・・・バイナリ変換器、１
５・・・・・・制御装置、２１〜２４・・・・・・ＮＡ
ＮＤゲート、３１〜４１・・・・・・ＮＯＲゲート、５
１〜５４・・・・・・バイナリ変換器の入力端子、６１
〜６５・・・−・・バイナリ変換器の出力端子。

Claims (1)

【特許請求の範囲】
1. １ エンジンのパラメータの値に依存して出力全発生す
   る少くとも２つのトランスデユーサ装置と、前記出力が
   供給される記憶装置であってトランスデユーサ装置から
   受けた信号に依存してバイナリ出力を発生する記憶装置
   と、前記エンジンの機能を制御するために前記バイナリ
   出力の値に従って作動可能な制御装置と、前記バイナリ
   出力を前記制御装置に結合させる非線形バイナリ変換器
   であって、該バイナリ変換器は前記エンジンの機能にお
   ける達成可能な最小変化を引き下げるように前記バイナ
   リ出力のビット数を変化させるようになっている該バイ
   テリ変換器とから成るエンジン制御装置。