JPS5840633A - 定低電圧回路 - Google Patents
定低電圧回路Info
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- JPS5840633A JPS5840633A JP13954881A JP13954881A JPS5840633A JP S5840633 A JPS5840633 A JP S5840633A JP 13954881 A JP13954881 A JP 13954881A JP 13954881 A JP13954881 A JP 13954881A JP S5840633 A JPS5840633 A JP S5840633A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、モノリシックＭＯ８ＩＯの電像電圧回路に関
する。
する。
従来の代表的なモノリシックＭＯＢＩＯの電像電圧回路
の概略は、第１図のととく、基準電圧発生回路１１とオ
ペアンプ１２とゲート電位を制御することにより等価抵
抗値が変ることを利用したＭＯ８’１ＦＺＴ１３からな
り、基準電圧発生回路から得られる基準電圧ｑｍｓと電
像電圧回路の出力電圧’ｑｖ・１が基準電圧ｖｓｔと同
電位になるようにして電像電圧を作り出している。しか
しながら、このような回路は、第１図の回路を構成する
素子、及びオペアンプの発揚防止用のコンデンサ１４の
為に、非常に大きなパターン面積を必要とし、工０チッ
プの小型化との兼ね合いで、大きな障害となっている。
の概略は、第１図のととく、基準電圧発生回路１１とオ
ペアンプ１２とゲート電位を制御することにより等価抵
抗値が変ることを利用したＭＯ８’１ＦＺＴ１３からな
り、基準電圧発生回路から得られる基準電圧ｑｍｓと電
像電圧回路の出力電圧’ｑｖ・１が基準電圧ｖｓｔと同
電位になるようにして電像電圧を作り出している。しか
しながら、このような回路は、第１図の回路を構成する
素子、及びオペアンプの発揚防止用のコンデンサ１４の
為に、非常に大きなパターン面積を必要とし、工０チッ
プの小型化との兼ね合いで、大きな障害となっている。
本発明は、かかる障害を克服する次めに、僅かなパター
ン面積ですむ回路構成の電像電圧回路を提供するもので
ある。
ン面積ですむ回路構成の電像電圧回路を提供するもので
ある。
まず、ｔｓ２図で回路構成を説明する。
Ｉ’ＪＩＭＯ８７ＩＴ２１及び２２のソース及び基盤電
位は％＋ＶＤ！ＩＫ接続されている。
位は％＋ＶＤ！ＩＫ接続されている。
１７ｔｌｌ！Ｍ ＯＩＩ ＩＰＩ Ｔ ２ Ｓ及ヒ２４
（７）：／−ス及び基゛銀電位は、−ｙｓ−に接続され
ている。
（７）：／−ス及び基゛銀電位は、−ｙｓ−に接続され
ている。
ま次ＰｆｉＭＯ８ＦＩＴ２１のゲートとドレインは接続
されている。
されている。
ま７１ｊＰｆｉＭ０８ＦＩＣＴ２２（ｉＤゲートは、Ｐ
型ＭｏｓｙｍＴ２１のゲートに接続されている。
型ＭｏｓｙｍＴ２１のゲートに接続されている。
ま７’ｊＭ型ＭＯ８ＦＩＣ７２３のゲートは、＋’Ｖ１
）Ｄに接続されている。
）Ｄに接続されている。
まｆｃＮ型ＭＯ日Ｆ１１ｉＴ２４のゲートとドレインは
接続されている。
接続されている。
またＰ型ＭＯ８１Ｆ！！：’ｒ２１のドレインとＮ型Ｍ
Ｏ８ＦＦｉＴ２５のドレインは接続されている。
Ｏ８ＦＦｉＴ２５のドレインは接続されている。
またＰ型ＭＯ８ＦＩｎＴ２２のドレインとＮ型ＭＯ８Ｆ
ＫＴ２４のドレインは接続され、かつ出力端子２５とな
っている。
ＫＴ２４のドレインは接続され、かつ出力端子２５とな
っている。
ｌｔＰ型ＭＯ８１ＦＩＣ’ｒ２１のβをβ１１ 、 ス
レ７シユホールド電圧ｔＶｔ１？とする。
レ７シユホールド電圧ｔＶｔ１？とする。
またＰをＭＯ８Ｆ１１ｉＴ２２のβをβｐ鵞、スレッシ
ュホールド電圧をｖ？Ｐとする。
ュホールド電圧をｖ？Ｐとする。
またＮ壓ＭＯＥｌｌＣ’ｒ２５のβをβ薦１．スレッシ
ュホールド電圧をＶテＩＩ冨 とする。
ュホールド電圧をＶテＩＩ冨 とする。
またＮ１１Ｍ０８ＦＩＴ２４のβをβ夏言、スレッシュ
ホールド電圧をＶテ１− とする。
ホールド電圧をＶテ１− とする。
以上に述べた構成の回路に、第３図に示すごと〈負荷ｔ
−後接続たときの動作を、次に説明する。
−後接続たときの動作を、次に説明する。
ＰＷＭＯ！１？］ｌｔ’ｒ２１及びＰ型ＭＯ８７１！：
Ｔ２２は、共に飽和領域で動作し、かつゲート電位が共
通なので、ＰｆｉＭＯ８Ｆｍ！ｆτ２１に流れる電流と
ＰｆｉＭＯ８１ＦＩＴ２２に流れる電流の比は、βν１
とβ１ｓの比に等しい。ま次、Ｐ型ＭＯ８νＩＩ！Ｔ２
１とＮＲＭＯ日シＦＩ７２５に流れる電流は等しい。ま
ｆｅｐ型ＭＯ８νに７２２尺流れる電流とＭｌｉＭＯ８
νＩＴ２４に流れる電流は関連がある。またｌ１１Ｍ０
８νｌ？２４に流れる電流と出力端子２５の電位は関連
がある。すなわち出力端子２５の電位は、ＭＯ８Ｆ１１
１Ｔ２１，２２，１゜２４のすべてに関係している。そ
して夏型ＭＯ８７Ｉ７２５のスレッシュホールド電圧７
Ｔｉ１１ が高イ程、１ｌ１０８ｙテ２１．２３に流
れる電流が少なくなると共和、Ｐ型ＭＯ８ｍ！１１ｉＴ
２２に流れる電流も少なくなる。そしてＰｆｉＭＯＥ］
７１ｅＴ２２に流れる電流が少なくなる程、出力端子２
５の電位は−Ｖ−側の電位に近ず＜、また、Ｎ型ＭＯ８
１１テ２４のスレッシュホールド電圧ｖ？ＩＩＸＩ が
低い程、出力端子２５の電位は一、ｙｓｓ側の電位に近
ずく。したがってβシｌ、β１ｍ、βｌ＋１．．β１１
．を適切に、設定すれば、出力端子２５に電源電圧に無
関係な一定電圧である（Ｖ？ｌＩＩ−ｖｙｍＬ）の蝉の
電圧を取り出せる可能性があり、そして実際に取り出せ
るのである。
Ｔ２２は、共に飽和領域で動作し、かつゲート電位が共
通なので、ＰｆｉＭＯ８Ｆｍ！ｆτ２１に流れる電流と
ＰｆｉＭＯ８１ＦＩＴ２２に流れる電流の比は、βν１
とβ１ｓの比に等しい。ま次、Ｐ型ＭＯ８νＩＩ！Ｔ２
１とＮＲＭＯ日シＦＩ７２５に流れる電流は等しい。ま
ｆｅｐ型ＭＯ８νに７２２尺流れる電流とＭｌｉＭＯ８
νＩＴ２４に流れる電流は関連がある。またｌ１１Ｍ０
８νｌ？２４に流れる電流と出力端子２５の電位は関連
がある。すなわち出力端子２５の電位は、ＭＯ８Ｆ１１
１Ｔ２１，２２，１゜２４のすべてに関係している。そ
して夏型ＭＯ８７Ｉ７２５のスレッシュホールド電圧７
Ｔｉ１１ が高イ程、１ｌ１０８ｙテ２１．２３に流
れる電流が少なくなると共和、Ｐ型ＭＯ８ｍ！１１ｉＴ
２２に流れる電流も少なくなる。そしてＰｆｉＭＯＥ］
７１ｅＴ２２に流れる電流が少なくなる程、出力端子２
５の電位は−Ｖ−側の電位に近ず＜、また、Ｎ型ＭＯ８
１１テ２４のスレッシュホールド電圧ｖ？ＩＩＸＩ が
低い程、出力端子２５の電位は一、ｙｓｓ側の電位に近
ずく。したがってβシｌ、β１ｍ、βｌ＋１．．β１１
．を適切に、設定すれば、出力端子２５に電源電圧に無
関係な一定電圧である（Ｖ？ｌＩＩ−ｖｙｍＬ）の蝉の
電圧を取り出せる可能性があり、そして実際に取り出せ
るのである。
以上が原理の概略であるが、ここで各ＭＯ８？ｆｆ１Ｔ
の役目を単純化して再記すると、Ｐ型ｗｏｇｙｚτ２１
．２２は、各ＭＯ８ＦＫＴ２１．２２を含む回路の電流
を互いに関連づける役目をする。Ｎ型。
の役目を単純化して再記すると、Ｐ型ｗｏｇｙｚτ２１
．２２は、各ＭＯ８ＦＫＴ２１．２２を含む回路の電流
を互いに関連づける役目をする。Ｎ型。
ＭＯ８ＦＢＴ、２５は、高い方のスレッシュホールド電
圧Ｖ ｔｌｌ を作る役目をする。Ｎ型ＭＯ８″Ｆ１
丁２４Ｆｉ、低い方のスレッシュホールド電圧ｙｙｗｚ
を作る役目をする。、そしてβ、シ１．βガ、βＭ１．
β１１ｇには設計上の自由度をもたせ、負′荷、電流の
設！値に対し、設計上の調整をする役目をしている。
圧Ｖ ｔｌｌ を作る役目をする。Ｎ型ＭＯ８″Ｆ１
丁２４Ｆｉ、低い方のスレッシュホールド電圧ｙｙｗｚ
を作る役目をする。、そしてβ、シ１．βガ、βＭ１．
β１１ｇには設計上の自由度をもたせ、負′荷、電流の
設！値に対し、設計上の調整をする役目をしている。
なお、ＭＯ日ＦＩＣ？２１．２２．２！ｉ、２４ｉｉ、
すべて飽和領域で動作するように設計する必要があり、
その条件は、後述する不等式（１０１）。
すべて飽和領域で動作するように設計する必要があり、
その条件は、後述する不等式（１０１）。
（１０２）式の中に含まれている。
以上が、第５図に示す回路の定性的な説明であるが、同
様の回路動作′ｔへに式により説明する。
様の回路動作′ｔへに式により説明する。
ｐＨＭＯ８シｌテ２１及びＮ型ＭＯ８７１１１’ｌ’
２３に流れる電流を１１とする。
２３に流れる電流を１１とする。
またＰ型Ｍ０８１Ｆｍ！ｉ’ｒ２２に流れる電流金工ｐ
ｇとする。
ｇとする。
ｉ穴葺型ＭＯ８７Ｉｅ’ｒ２４に流れる電流を１璽３と
する。
する。
また負荷電流を工りとする。
またＰｆｉＭＯ８ｊ〒Ｔ２１のドレシンの電位をＶ・と
する。穴だし−ｖｓＩＩを０電位にとる。
する。穴だし−ｖｓＩＩを０電位にとる。
ｔ７ｔｒｍ竺０８７１ｅ’ｒ２２のドレイン、つまりこ
の電像電圧回路の出力の電位ｔ−ａｒ・１ とｋる。
の電像電圧回路の出力の電位ｔ−ａｒ・１ とｋる。
ｔた、このとき
及び
〉厘・・・・・・・・・・・（１０２）７１）り −７
９１１β１１ の条件式が成立するように、β１Ｐ１．βＭ＠ 、 Ｖ
ＤＤ 。
９１１β１１ の条件式が成立するように、β１Ｐ１．βＭ＠ 、 Ｖ
ＤＤ 。
ｖｙｍｉ、 ｙテＭム、Ｖテνを設定すると”””ｒβ
Ｊ（Ｖｒ＠ｇ−ｖｙｍＬ）” ＝−−−・（１０
６）ニガ＋ 工Ｌ ＝ １菖り
・・曲（１０７）の各関係式が成りたつ。
Ｊ（Ｖｒ＠ｇ−ｖｙｍＬ）” ＝−−−・（１０
６）ニガ＋ 工Ｌ ＝ １菖り
・・曲（１０７）の各関係式が成りたつ。
また負荷電流ＩＬとＰ型ＭＯ８ＦＩ’Ｔ２２に流れる電
流ニジ雪 との間に より ＝ ｙ Ｉ Ｐｇ ・−−−（
１０８）の関係があったとすると、（１０３）〜（１０
８）式を解くこと罠より Ｖｒ＊＠ ２Ｖ ＴＩＩ＆−）−Ｋ（７１）Ｉ）−Ｖ？
ＩＩ ） ＝・” （１０９）となる。ただし ここで に＝＝１ ・・・・・・
（１１１）となるようにβＰｉ、βガ、β）１１．β１
３を設定すると■１１ｍ−ｖｒ＠ｌ＝ｖＴｉｌｌ−ｖｔ
−ｗｈ ・−・−−・ （１１２） 。
流ニジ雪 との間に より ＝ ｙ Ｉ Ｐｇ ・−−−（
１０８）の関係があったとすると、（１０３）〜（１０
８）式を解くこと罠より Ｖｒ＊＠ ２Ｖ ＴＩＩ＆−）−Ｋ（７１）Ｉ）−Ｖ？
ＩＩ ） ＝・” （１０９）となる。ただし ここで に＝＝１ ・・・・・・
（１１１）となるようにβＰｉ、βガ、β）１１．β１
３を設定すると■１１ｍ−ｖｒ＠ｌ＝ｖＴｉｌｌ−ｖｔ
−ｗｈ ・−・−−・ （１１２） 。
となる。
したがって（１１２）式により、（１０１）、（１０２
）。
）。
（ｆ １ ｆ）の各条件式を満たすように設計すれば１
出力端子２５と＋ｖｎの関に電像電圧（７ｙ＋ｎｉ −
Ｖテ璽１−）が取り出せる。
出力端子２５と＋ｖｎの関に電像電圧（７ｙ＋ｎｉ −
Ｖテ璽１−）が取り出せる。
以上により、電像電圧が得られることを述べ次が、その
設計条件の中Ｋ（１０Ｂ）式の関係が含まれている。し
たがって集積回路の製造上のバラツキや、使い方によっ
て、負荷電流Ｉ−が変動した場合、（１１１）式の に＝１ という条件がくずれ、出力電圧が変動する虞れがあるが
、その場合の電圧特性の数値計算例を第４図に示す。次
だし Ｖ！扁冨−ｔｓ５［Ｖ］ ７９ｍ！、ｘα３０［Ｖ］ ｖ！１＝１５〔ｖ〕 ｎ −１２（Ｋｚｌ） の場合であって、ＩＬの増減式伴う変化なｎ及びＫの変
化として考え、Ｋをパラメータにとっている。第４図か
ら分かるように、ｖｎｎ ＝ １． ｓ ｓ 〔Ｖ）程
度の鋏電池を電源として用いた場合、Ｋ＝［Ｌ８〜に＝
１．２に相当する負荷電流の変動は、はぼ６４〜１４４
％であるが、該変動分に対しても、電像電圧回路の出力
電圧の変動は±α０５ （Ｖ］におさまっているので、
充分実用に耐えることが分かる。
設計条件の中Ｋ（１０Ｂ）式の関係が含まれている。し
たがって集積回路の製造上のバラツキや、使い方によっ
て、負荷電流Ｉ−が変動した場合、（１１１）式の に＝１ という条件がくずれ、出力電圧が変動する虞れがあるが
、その場合の電圧特性の数値計算例を第４図に示す。次
だし Ｖ！扁冨−ｔｓ５［Ｖ］ ７９ｍ！、ｘα３０［Ｖ］ ｖ！１＝１５〔ｖ〕 ｎ −１２（Ｋｚｌ） の場合であって、ＩＬの増減式伴う変化なｎ及びＫの変
化として考え、Ｋをパラメータにとっている。第４図か
ら分かるように、ｖｎｎ ＝ １． ｓ ｓ 〔Ｖ）程
度の鋏電池を電源として用いた場合、Ｋ＝［Ｌ８〜に＝
１．２に相当する負荷電流の変動は、はぼ６４〜１４４
％であるが、該変動分に対しても、電像電圧回路の出力
電圧の変動は±α０５ （Ｖ］におさまっているので、
充分実用に耐えることが分かる。
また従来、基準電圧発生回路として、第２図と類似の回
路があるが、負荷電流を取り出すことが出来ないので、
本発明の回路とは異なる。
路があるが、負荷電流を取り出すことが出来ないので、
本発明の回路とは異なる。
また第５図は、第３図におけるＰ型ＭＯ８Ｆ！！！Ｔと
Ｎ型ＭＯ８Ｆ罵Ｔの関係を入れ替えたものでＰ型ＭＯ８
ＰＫ？２１→ＮｆｉＭＯ８ＦＥＴ５１Ｐ型ＭＯ８７に丁
２２→ＭｆＪＭＯＢＦＥＴ５２Ｒ型ＭＯＥＩＩＰＥＴ２
３→ｐＨＭＯ８１１ｎ７５３Ｎ型ＭＯ８ＦＩＣテ２４→
Ｐ型ＭＯ日ＦＥＴ ５４という関係で対応している。こ
のとき対応した関係、つまり第５図及び第６図で エム＝ｎ工Ｍ箇 ・・・・・・（１１５
）［ｅｇｌ ・・曲（１１７）の各
条件式を満たすように設計すると Ｖｒ＠ｇｘＶＩＰｍ−７ｙｙｘ＋ −−−−−−
（１１８）の関係式が得られる。つまり、出力亀子５５
と−７１１の間に電像電圧（ＶＴ？夏−Ｖｌｐｌ−）が
取り出すことが出来る。
Ｎ型ＭＯ８Ｆ罵Ｔの関係を入れ替えたものでＰ型ＭＯ８
ＰＫ？２１→ＮｆｉＭＯ８ＦＥＴ５１Ｐ型ＭＯ８７に丁
２２→ＭｆＪＭＯＢＦＥＴ５２Ｒ型ＭＯＥＩＩＰＥＴ２
３→ｐＨＭＯ８１１ｎ７５３Ｎ型ＭＯ８ＦＩＣテ２４→
Ｐ型ＭＯ日ＦＥＴ ５４という関係で対応している。こ
のとき対応した関係、つまり第５図及び第６図で エム＝ｎ工Ｍ箇 ・・・・・・（１１５
）［ｅｇｌ ・・曲（１１７）の各
条件式を満たすように設計すると Ｖｒ＠ｇｘＶＩＰｍ−７ｙｙｘ＋ −−−−−−
（１１８）の関係式が得られる。つまり、出力亀子５５
と−７１１の間に電像電圧（ＶＴ？夏−Ｖｌｐｌ−）が
取り出すことが出来る。
第１５０は従来の電像電圧回路、第２図は本発明にもと
づく電像電圧回路、第３図は、本発明の電像電圧回”路
に負荷を接続した時の各電流を示したもの、第４図は本
発明の電像電圧回路の出力電圧特性、第５図は、本発明
の電像電圧回路におけるＰ型ＭＯ８ＦＩＣＴとｘｍｗｏ
日ＦＩＴを入れ替えた電像電圧回路、第６図は、第５図
の回路に負荷を接続したときの状態を示す。 ２１．２２・・・・・・Ｐ型ＭＯ８ＦＥＴ２５．２４・
・・・・・ＮＷｉＭ０８７１１ｉＴ５１．５２・・・・
・・ＮｌｊＭ０８７ＩＣＴ５！％ 、５４−−・・−・
ＰｆＪ、ＭＯ８ＰＫ？５６．６６・・・・・・負 荷 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
づく電像電圧回路、第３図は、本発明の電像電圧回”路
に負荷を接続した時の各電流を示したもの、第４図は本
発明の電像電圧回路の出力電圧特性、第５図は、本発明
の電像電圧回路におけるＰ型ＭＯ８ＦＩＣＴとｘｍｗｏ
日ＦＩＴを入れ替えた電像電圧回路、第６図は、第５図
の回路に負荷を接続したときの状態を示す。 ２１．２２・・・・・・Ｐ型ＭＯ８ＦＥＴ２５．２４・
・・・・・ＮＷｉＭ０８７１１ｉＴ５１．５２・・・・
・・ＮｌｊＭ０８７ＩＣＴ５！％ 、５４−−・・−・
ＰｆＪ、ＭＯ８ＰＫ？５６．６６・・・・・・負 荷 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 同Ｌスレッシュホールド電圧を持つ２つのＰｆｉＭＯ８
Ｆ］ＣＴとスレツンユホールド１．圧が互いに異なる２
つのｌｌｊＭＯ８１ＦＫＴＫより構成され、かつ出力端
子に２つのＮＷＭ ＯＢ ＩＦ Ｋ″ｒのスレツ７ユホ
ールド電圧の差を出力電圧として取り出し、該出力端子
より負荷電流を供給することを前提として各ＭＯ８ＰＩ
ＣＴのβを決定した回路構成を特徴とする電像電圧回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13954881A JPS5840633A (ja) | 1981-09-04 | 1981-09-04 | 定低電圧回路 |
| GB8135051A GB2090442B (en) | 1980-12-10 | 1981-11-20 | A low voltage regulation circuit |
| US06/328,348 US4414503A (en) | 1980-12-10 | 1981-12-07 | Low voltage regulation circuit |
| CH7863/81A CH649162A5 (fr) | 1980-12-10 | 1981-12-09 | Circuit de regulation de basse tension. |
| DE3148808A DE3148808C2 (de) | 1980-12-10 | 1981-12-10 | Schaltungsanordnung zur Abgabe einer im wesentlichen konstanten, niedrigen Spannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13954881A JPS5840633A (ja) | 1981-09-04 | 1981-09-04 | 定低電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840633A true JPS5840633A (ja) | 1983-03-09 |
Family
ID=15247821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13954881A Pending JPS5840633A (ja) | 1980-12-10 | 1981-09-04 | 定低電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663584A (en) * | 1985-06-10 | 1987-05-05 | Kabushiki Kaisha Toshiba | Intermediate potential generation circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539411A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Reference voltage generator |
-
1981
- 1981-09-04 JP JP13954881A patent/JPS5840633A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539411A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Reference voltage generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663584A (en) * | 1985-06-10 | 1987-05-05 | Kabushiki Kaisha Toshiba | Intermediate potential generation circuit |
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