JPS5840417Y2 - Clock circuit in data processing equipment - Google Patents

Description

【考案の詳細な説明】 本考案はクロック周期の後縁付近の時点において、その
クロック周期をさらに延長するか否かを定められるよう
にして、常時は短かい周期で、必要時のみ長い周期でク
ロックパルスを発するようにしたクロック回路に関する
。[Detailed explanation of the invention] This invention allows it to be determined whether or not to further extend the clock cycle at a point near the trailing edge of the clock cycle, so that the cycle is always short and the cycle is long only when necessary. This invention relates to a clock circuit that generates clock pulses.

以下本考案を、訂正可能な誤りが発生したとき、出力ク
ロックの周期を延長できるようになったデータ処理装置
におけるクロック回路に関して説明する。The present invention will be described below with respect to a clock circuit in a data processing device that can extend the period of an output clock when a correctable error occurs.

例えばデータ処理装置の記憶装置においては、・・ミン
ク符号による誤り訂正回路が設置されている。For example, in a storage device of a data processing device, an error correction circuit using a mink code is installed.

誤りが検出された場合においては、その誤りは訂正され
るが、誤りの訂正を行うためにはある程度の時間を必要
とする。If an error is detected, the error is corrected, but it takes a certain amount of time to correct the error.

従来のデータ処理装置においては、基本マシン・サイク
ルは誤り訂正に要する時間を考慮して定められており、
そのため処理効率が低下するという欠点を有している。In conventional data processing equipment, the basic machine cycle is determined by taking into account the time required for error correction.
Therefore, it has the disadvantage that processing efficiency is reduced.

本考案は、上記の欠点を除去するものであって、必要時
のみ、出力クロックの周期即ちマシン・サイクル周期を
延長するようになったデータ処理装置におけるクロック
回路を提供することを目的とするものである。SUMMARY OF THE INVENTION The object of the present invention is to eliminate the above-mentioned drawbacks, and to provide a clock circuit for a data processing device that extends the period of the output clock, that is, the machine cycle period only when necessary. It is.

そしてそのため、本考案のデータ処理装置におけるクロ
ック回路は、データと誤り訂正符号とを記憶するメモリ
本体、及び該メモリ本体から読出されたデータと誤り訂
正符号とが入力されるエラー検出訂正回路を有するデー
タ処理装置におけるクロック回路であって、該クロック
回路は、発振器、第１のＪ−にフリップ・フロップ、第
２のＪ−にフリップ・フロップ、第３のＪ−にフリップ
・フロップ、上記第１のＪ−にフリップ・フロップのク
ロック入力端子と上記第２のＪ−にフリップ・フロップ
のクロック入力端子とに上記発振器からの出力パルスＲ
ＥＣＫ供給する第１のクロック供給手段、上記第３のＪ
−にフリップ・フロップのクロック入力端子に上記発振
器からの出力パルスＲＥＣＫの反転したものを供給する
第２のクロック供給手段、上記第１のＪ−にフリップ・
フロップの否定出力と上記第２のＪ−にフリップ・フロ
ップの肯定出力とが入力される第１のＡＮＤ回路、該第
１のＡＮＤ回路の出力信号ＱＢＣを上記第３のＪ−にフ
リップ・フロップのＪ入力端子に供給する信号線、上記
第３のＪ−にフリップ・フロップのに入力端子に論理「
ｌ」の固定信号を供給する固定信号供給手段、上記第３
のＪ−にフリップ・フロップめ肯定出力と上記エラー検
出訂正回路からの訂正可能なリード・エラーの有無を示
すリード・エラー信号とが入力される第２のＡＮＤ回路
、上記第１のＪ−にフリップ・フロップの肯定出力を上
記第２のＪ−にフリップ・フロップのＪ入力端子に供給
する信号線、上記第１のＪ−にフリップ・フロップの否
定出力が入力される肯定入力端子と上記第２のＡＮＤ回
路の出力信号ＲＥＳＴＢが入力される否定入力端子とを
有し且つ出力端子が上記第２のフリップ・フロップのに
入力端子に接続された第３のＡＮＤ回路、上記第２のＪ
−にフリップ・フロップの肯定出力を上記第１のＪ−に
クリップ・フロップのに入力端子に供給する信号線、上
記第２のＪ−にフリップ・フロップの否定出力を上記第
１のＪ−にフリップ・フロップのＪ入力端子に供給する
信号線、上記出力パルスＲＥＣＫと上記出力信号ＲＥ
Ｓ ＴＨとが入力されるＯＲ回路、該ＯＲ回路の出力信
号ＰＦＣＫと上記出力信号ＱＢＣとが所定値をもつ場合
に限り所定値の信号を出力するゲート回路を具備するこ
とを特徴とするものである。Therefore, the clock circuit in the data processing device of the present invention includes a memory main body that stores data and an error correction code, and an error detection and correction circuit into which the data and error correction code read from the memory main body are input. A clock circuit in a data processing device, the clock circuit comprising: an oscillator, a flip-flop in a first J-, a flip-flop in a second J-, a flip-flop in a third J-; The output pulse R from the oscillator is applied to the clock input terminal of the flip-flop at J- of the second J- and the clock input terminal of the flip-flop at the second J-.
a first clock supply means for supplying ECK;
- a second clock supply means for supplying an inverted version of the output pulse RECK from the oscillator to the clock input terminal of the flip-flop;
A first AND circuit to which the negative output of the flop and the positive output of the flip-flop are input to the second J-, and the output signal QBC of the first AND circuit is input to the third J- of the flip-flop. The signal line supplied to the J input terminal of the third J-
fixed signal supplying means for supplying a fixed signal of "I", said third
a second AND circuit to which the positive output of the flip-flop and a read error signal indicating the presence or absence of a correctable read error from the error detection and correction circuit are input to the first J-; A signal line for supplying the positive output of the flip-flop to the J input terminal of the flip-flop to the second J-, a positive input terminal to which the negative output of the flip-flop is input to the first J-, and the above-mentioned first J-. a third AND circuit having a negative input terminal to which the output signal RESTB of the second AND circuit is input; and an output terminal connected to the input terminal of the second flip-flop;
- to the signal line that supplies the positive output of the flip-flop to the input terminal of the clip-flop to the first J-, and to the second J- the negative output of the flip-flop to the first J-. The signal line that supplies the J input terminal of the flip-flop, the above output pulse RECK and the above output signal RE
The present invention is characterized by comprising an OR circuit into which STH is input, and a gate circuit that outputs a signal of a predetermined value only when the output signal PFCK of the OR circuit and the output signal QBC have a predetermined value. be.

以下、本考案を図面を参照しつつ説明する。Hereinafter, the present invention will be explained with reference to the drawings.

第１図はハミング符号により誤り訂正機能を有する記憶
装置のブロック図、第２図は本考案の１実施例のブロッ
ク図、第３図は誤り訂正を行わない場合における第２図
の装置の動作を説明する図、第４図は誤り訂正を行った
場合における第２図の装置の動作を説明する図である。Fig. 1 is a block diagram of a storage device having an error correction function using Hamming codes, Fig. 2 is a block diagram of one embodiment of the present invention, and Fig. 3 is the operation of the device shown in Fig. 2 when error correction is not performed. FIG. 4 is a diagram illustrating the operation of the apparatus shown in FIG. 2 when error correction is performed.

第１図において、１は例えばマスク・スレイプ形式のラ
ッチ回路、２．３はゲート、４はシンドローム発生回路
、５はチェック・ピット発生回路、６はデータ訂正回路
、７はシンドローム発生回路、チェック・ビット発生回
路及びデータ訂正回路を含むＦＣＣ−ＬＳＩ、８はメモ
リ本体、９はデコーダ、１０はアドレス・バス、１１は
データ・バス、１２はＲＤ ＥＲ（リード・エラー）信
号線、１３．１４はセレクタをそれぞれ示している。In FIG. 1, 1 is, for example, a mask-slape type latch circuit, 2, 3 is a gate, 4 is a syndrome generation circuit, 5 is a check pit generation circuit, 6 is a data correction circuit, 7 is a syndrome generation circuit, check pit generation circuit, etc. FCC-LSI including a bit generation circuit and a data correction circuit, 8 is a memory main body, 9 is a decoder, 10 is an address bus, 11 is a data bus, 12 is an RD ER (read error) signal line, 13.14 is a Each selector is shown.

書込みの場合には、先ずアドレスが指定され、次いでデ
ータはゲート３を経てＥＣＣ−ＬＳＩ７に入り、チェッ
ク・ビットカ斗成され、データはメモリ８のデータ格納
エリア８ａに格納され、チェック・ピットはチェック・
ピット・エリア８ｂに格納される。In the case of writing, the address is specified first, then the data enters the ECC-LSI 7 through the gate 3, a check bit is created, the data is stored in the data storage area 8a of the memory 8, and the check pit is・
It is stored in pit area 8b.

読出しの場合には、先ずアドレスが指定され、メモリか
らデータが読出されエラー・チェックが行われる。In the case of reading, an address is first specified, data is read from the memory, and error checking is performed.

データに誤りがない場合には直ちにセレクタ１４、ゲー
ト２を介してラッチ回路ＩＫ送られ、誤りがある場合に
は、ＥＣＣ−ＬＳＩ７で誤りの訂正が行われた後、セレ
クタ１４を介してラッチ回路１に送られる。If there is no error in the data, it is immediately sent to the latch circuit IK via the selector 14 and gate 2. If there is an error, the error is corrected in the ECC-LSI 7 and then sent to the latch circuit IK via the selector 14. Sent to 1.

ラッチ回路１はクロツりによりデータをラッチする。The latch circuit 1 latches data by clocking.

データの読出しの場合に、アドレスが指定されてからメ
モリ８からデータを読出してエラー・チェックが終了す
るまでに要する時間が４５０ｎｓ程度、誤り訂正を行う
に要する時間が５０Ｈｓ程度であったと仮定する。In the case of reading data, it is assumed that the time required to read data from the memory 8 after an address is specified and the error check is completed is about 450 ns, and the time required to perform error correction is about 50 Hs.

このような場合、読出しサイクルの周期を５００ｎｓ程
度とすると、誤りの訂正が行われる場合には、上記読出
しサイクル周期中に誤りの訂正が行われない場合も発生
する。In such a case, if the read cycle period is about 500 ns, if errors are to be corrected, there may be cases where the errors are not corrected during the read cycle period.

また誤りのない場合には５０ｎｓは無駄になる。Furthermore, if there is no error, 50 ns is wasted.

本考案はこのような事態の発生を防止するものである。The present invention is intended to prevent such a situation from occurring.

第２図は本考案の１実施例のブロック図であって、１５
は発振器、１６ないし１８はＪ−にフリップ・フロップ
、１９．２０はＡＮＤ回路、２１はＮＡＮＤＡＮＤ回路
はＯＲ回路、２３はＡＮＤ回路、２４はＮＯＴ回路、Ｒ
ＥＣＫは発振器１５からの出力パルス、ＰＦＣＫはＯＲ
回路２２の出力パルス、ＱＢＣはＡＮＤ回路１９の出力
パルス、ＲＥＳＥはフリップ・フロップ１８の出力パル
ス、ＲＤＥＲは訂正可能なリード・エラーがあったこと
を示す信号、ＲＥＳＴＢはＡＮＤ回路２０の出力パルス
、＊ＦＣＫは読出しクロックである。FIG. 2 is a block diagram of one embodiment of the present invention, with 15
is an oscillator, 16 to 18 are flip-flops at J-, 19.20 is an AND circuit, 21 is a NAND AND circuit, an OR circuit, 23 is an AND circuit, 24 is a NOT circuit, R
ECK is the output pulse from oscillator 15, PFCK is OR
The output pulse of the circuit 22, QBC is the output pulse of the AND circuit 19, RESE is the output pulse of the flip-flop 18, RDER is a signal indicating that there is a correctable read error, RESTB is the output pulse of the AND circuit 20, *FCK is a read clock.

＊ＦＣＫ信号の立上りから次の立上りまでが１読出しサ
イクルとなる。*One read cycle is from one rising edge of the FCK signal to the next rising edge.

Ｊ−にフリップ・フロップ１６ないし１８は、入力クロ
ックの立上りで動作するものである。The J-type flip-flops 16 to 18 operate on the rising edge of the input clock.

信号ＲＤＥＲが存在しない場合には、第３図に示すよう
な読出しクロック＊ＦＣＫが発生する。If signal RDER is not present, read clock *FCK as shown in FIG. 3 is generated.

フリップ・フロップ１６．１７．１８はリング・カウン
タを形成し、信号ＱＢＣは、フリップ・フロップ１６が
リセット、フリップ・フロップ１７がセット状態の時に
高レベル出力を発生する。Flip-flops 16, 17, and 18 form a ring counter, and signal QBC produces a high level output when flip-flop 16 is in the reset state and flip-flop 17 is in the set state.

信号＊ＦＣＫは低レベルがアクティブな状態であり、信
号＊ＦＣＫが立下がると、ラッチ１のマスク側のゲート
が開き、信号＊ＦＣＫが立上がると、データはラッチ１
のスレーブ側に移されてラッチされる。The low level of the signal *FCK is active, and when the signal *FCK falls, the gate on the mask side of latch 1 opens, and when the signal *FCK rises, the data is transferred to latch 1.
is transferred to the slave side and latched.

第４図に示されるように、信号ＲＤＥＲが発生すると、
信号ＲＥＳＴＢ信号が発生する。As shown in FIG. 4, when the signal RDER occurs,
A signal RESTB signal is generated.

信号ＲＥＳＴＢによって、フリップ・フロップ１６．１
７の状態は１時的に固定さ瓢信号ＱＢＣＯ高レベル信号
は延長される。The signal RESTB causes flip-flop 16.1
The state of 7 is temporarily fixed, and the high level signal of the gourd signal QBCO is extended.

信号ＲＥ Ｓ Ｔ Ｂ信号はＯＲ回路２２に入力される
ので、信号ＰＦＣＫの高レベル信号も延長される。Since the signal REST B signal is input to the OR circuit 22, the high level signal of the signal PFCK is also extended.

ＮＡＮＤＡＮＤ回路て、信号ＱＢＣと信号ＰＦＣＫのＮ
ＡＮＤが取られるので、読出しクロック＊ＦＣＫの低レ
ベル信号が延長される。NAND AND circuit, N of signal QBC and signal PFCK
Since the AND is performed, the low level signal of the read clock *FCK is extended.

さきに述べたように、−読出しサイクルは、読出しクロ
ック＊ＦＣＫの立上りから次の立上りまであるので、第
２図のクロック回路は、信号ＲＤＥＲが入力された場合
には、読出しサイクル周期を延長−ｊる。As mentioned earlier, the read cycle extends from the rising edge of the read clock *FCK to the next rising edge, so the clock circuit of FIG. 2 extends the read cycle period when the signal RDER is input. I will.

図示の例ではζ読出しサイクル周期だけ延長している。In the illustrated example, the length is extended by ζ read cycle period.

上述の説明から明らかなように、本考案によれば、通常
時においてはマシン・サイクルは短かく、必要時のみマ
シン・サイクルを延長できるので、データ処理装置の処
理効率を従来のものに比し大幅に向上させることが出来
る。As is clear from the above explanation, according to the present invention, the machine cycle is short in normal times and can be extended only when necessary, so the processing efficiency of the data processing device can be improved compared to the conventional one. It can be significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は誤り訂と回路を附加した記憶装置のブロック図
、第２図は本考案の１実施例のブロック図、第３図及び
第４図はそれぞれ第２図の動作を説明する図である。 １５・・・・・・発振器、１６ないし１８・・・・・・
フリップ。 フロップ、１９．２０・・・・・・ＡＮＤ回路、２１・
・・・・・ＮＡＮＤＡＮＤ回路・・・・・・ＯＲ回路、
２３・・・・・・否定ゲート付きＡＮＤ回路、２４・・
・・・・否定回路、＊ＦＣＫ・・・・・・読出しクロッ
ク。Figure 1 is a block diagram of a storage device with error correction and a circuit added, Figure 2 is a block diagram of one embodiment of the present invention, and Figures 3 and 4 are diagrams each explaining the operation of Figure 2. be. 15...Oscillator, 16 to 18...
Flip. Flop, 19.20...AND circuit, 21.
...NANDAND circuit ...OR circuit,
23...AND circuit with negative gate, 24...
...Negation circuit, *FCK...Read clock.

Claims (1)

【実用新案登録請求の範囲】 データと誤り訂正符号とを記憶するメモリ本体、及び該
メモリ本体から読出されたデータと誤り訂正符号とが入
力されるエラー検出訂正回路を有するデータ処理装置に
おけるクロック回路であって、該クロック回路は、発振
器、第１のＪ−にフリップ・フロップ、第２のＪ−にフ
リップ・フロップ、第３のＪ−にフリップ・フロップ、
上記第１のＪ−にフリップ・フロップのクロック入力端
子と上記第２のＪ−にフリップ・フロップのクロック入
力端子とに上記発振器からの出力パルスＲＥＣＫを供給
する第１のクロック供給手段、上記第３のＪ−にフリッ
プ・フロップのクロック入力端子に上記発振器からの出
力パルスＲＥＣＫの反転したものを供給する第２のクロ
ック供給手段、上記第１のＪ−にフリップ・フロップの
否定出力と上記第２のＪ−にフリップ・フロップの肯定
出力とが入力される第１のＡＮＤ回路、該第１のＡＮＤ
回路の出力信号ＱＢＣを上記第３のＪ−にフリップ・フ
ロップのＪ入力端子に供給する信号線、上記第３のＪ−
にフリップ・フロップのに入力端子に論理「ｌ」の固定
信号を供給する固定信号供給手段、上記第３のＪ−にフ
リップ・フロップの肯定出力と上記エラー検出訂正回路
からの訂正可能なリード・エラーの有無を示すリード・
エラー信号とが入力される第２のＡＮＤ回路、上記第１
のＪ−にフリップ・フロップの肯定出力を上記第２のＪ
−にフリップ・フロップのＪ入力端子に供給する信号線
、上記第１のＪ−にフリップ・フロップの否定出力が入
力される肯定入力端子と上記第２のＡＮＤ回路の出力信
号ＲＥＳＴＢが入力される否定入力端子とを有し且つ出
力端子が上記第２のフリップ・フロップのに入力端子に
接続された第３のＡＮＤ回路、上記第２のＪ−にフリッ
プ・フロップの肯定出力を上記第１のＪ−にフリップ・
フロップのに入力端子に供給する信号線、上記第２のＪ
−にフリップ・フロップの否定出力を上記第１のＪ−に
フリップ・フロップのＪ入力端子に供給する信号線、上
記出力パルスＲＥＣＫと上記出力信号ＲＥＳＴＢとが入
力されるＯＲ回路、該ＯＲ回路の出力信号ＰＦＣＫと上
記出力信号ＱＢＣとが所定値をもつ場合に限り所定値の
信号を出力するゲート回路を具備することを特徴とする
データ処理装置におけ。 るクロック回路。[Claims for Utility Model Registration] A clock circuit in a data processing device having a memory main body that stores data and an error correction code, and an error detection and correction circuit into which the data and error correction code read from the memory main body are input. The clock circuit includes an oscillator, a flip-flop in the first J-, a flip-flop in the second J-, a flip-flop in the third J-,
a first clock supply means for supplying an output pulse RECK from the oscillator to the clock input terminal of the flip-flop in the first J- and the clock input terminal of the flip-flop in the second J-; a second clock supply means for supplying an inverted version of the output pulse RECK from the oscillator to the clock input terminal of the flip-flop to J- of No. 3; a first AND circuit to which the positive output of the flip-flop is input to J- of No. 2;
a signal line that supplies the output signal QBC of the circuit to the J input terminal of the flip-flop to the third J-;
fixed signal supply means for supplying a fixed signal of logic "L" to the input terminal of the flip-flop; A read indicating whether there is an error.
a second AND circuit to which the error signal is input;
The positive output of the flip-flop is connected to J- of the second J-.
The signal line supplied to the J input terminal of the flip-flop is input to -, the positive input terminal to which the negative output of the flip-flop is input to the first J-, and the output signal RESTB of the second AND circuit are input. a third AND circuit having a negative input terminal and an output terminal connected to the input terminal of the second flip-flop; Flip to J-
The signal line that supplies the input terminal of the flop, the second J
A signal line for supplying the negative output of the flip-flop to the J input terminal of the flip-flop to the first J-; an OR circuit to which the output pulse RECK and the output signal RESTB are input; A data processing device comprising a gate circuit that outputs a signal of a predetermined value only when the output signal PFCK and the output signal QBC have predetermined values. clock circuit.