JPS5840383B2 - Line control method for data transmission equipment - Google Patents

Description

【発明の詳細な説明】 本発明はデータ伝送装置の回線制御方式に関し、特に、
２重化された伝送回線を有するデータ伝送装置において
エラーワードの発生状況に応じて回線の切替制御を行う
回線制御方式に関する。[Detailed Description of the Invention] The present invention relates to a line control system for a data transmission device, and in particular,
The present invention relates to a line control method that performs line switching control in accordance with the occurrence of error words in a data transmission device having a duplex transmission line.

一般に、回線品質に応じて伝送回線（以下、単に回線と
する）を切替制御するために、２重化された回線を有す
るデータ伝送装置が用いられている。Generally, a data transmission device having a duplex line is used to switch and control transmission lines (hereinafter simply referred to as lines) according to line quality.

従来、このようなデータ伝送装置における回線品質を監
視する、すなわち、送信装置、回線および受信装置等に
おいて発生するエラーワードを監視する方式として、回
線を介して伝送されたワードの誤り検定（パリティチェ
ック等）を行ってエラーワードを検出し、これらエラー
ワードが連続してたとえば２回あるいは３回発生した場
合に、回線を切替制御するようにしていた。Conventionally, as a method for monitoring the line quality in such data transmission equipment, that is, for monitoring error words that occur in the transmitter, line, receiver, etc., error checking (parity check) of words transmitted via the line has been used. etc.) to detect error words, and when these error words occur, for example, two or three times in a row, the lines are switched.

しかしながら、この従来方式においては、回線品質が設
計値より悪い場合、たとえば極端な例としてエラーワー
ドが１個置きに発生した場合には、回線は切替えられず
、従って、回線品質が低いまま回線を使用する可能性が
あり、特に伝送データが制御情報の場合には不制御の発
生確率が太き（なって即時制御が不可能となる等の問題
点がある。However, in this conventional method, if the line quality is worse than the designed value, for example, in an extreme case where every other error word occurs, the line cannot be switched, and therefore the line is left with poor line quality. Especially when the transmitted data is control information, there is a problem that the probability of uncontrolled occurrence is high (and immediate control becomes impossible).

本発明の目的は、エラーワードの発生密度に着目し、こ
のエラー発生密度が所定値を超えた場合に回線を切替え
ることにより、回線品質の高い状態で回線を使用するよ
うにし、特に、伝送データが制御情報の場合にも不制御
の発生確率を小さくして即時制御の中断を防止し、前述
の従来方式における問題点を解決することにある。An object of the present invention is to focus on the density of occurrence of error words, and switch the line when the density of error occurrence exceeds a predetermined value, so that the line can be used with high line quality. The object of the present invention is to reduce the probability of uncontrolled occurrence even in the case of control information, thereby preventing immediate interruption of control, and solving the above-mentioned problems in the conventional method.

以下、図面により本発明を説明する。The present invention will be explained below with reference to the drawings.

第１図は本発明の一実施例としての回線制御方式が適用
されるデータ伝送装置のブロック回路図である。FIG. 1 is a block circuit diagram of a data transmission device to which a line control system according to an embodiment of the present invention is applied.

第１図において、送信装置１と受信装置２とは２つの回
線３および４によって接続されて、いる。In FIG. 1, a transmitting device 1 and a receiving device 2 are connected by two lines 3 and 4.

並列のディジタルデータ「ａ」は、一方において、パリ
ティビット付加回路１１によってパリテイチェツクのた
めのパリティビットが付加された後に、並直列変換回路
１２によって直列データに変換され、さらにこの直列デ
ータは、変調回路１３によって、たとえば、位相変調さ
れて、回線１３を介して受信装置２に送出される。On the other hand, the parallel digital data "a" is added with a parity bit for parity check by the parity bit addition circuit 11, and then converted into serial data by the parallel/serial conversion circuit 12, and further, this serial data is For example, the signal is phase-modulated by the modulation circuit 13 and sent to the receiving device 2 via the line 13.

また、他方において、並列のディジタルデータｒａＪは
、・前述と同様に、パリティビット付加回路１１′、並
直列変換回路１２′、変換回路１３′および回線４′を
介して受信装置２に送出される。On the other hand, the parallel digital data raJ is sent to the receiving device 2 via the parity bit addition circuit 11', the parallel/serial conversion circuit 12', the conversion circuit 13', and the line 4', as described above. .

この場合、パリティビット付加回路１１および１１′は
、たとえば、２進カウンタによってディジタルデータｒ
ａＪを計数しこの計数結果をパリティビットとしてディ
ジタルデータｒａＪに付加する。In this case, the parity bit addition circuits 11 and 11' input the digital data r by, for example, a binary counter.
aJ is counted and the counting result is added to digital data raJ as a parity bit.

このように２系統から送出されたデータは、受信装置２
においても、別々に、各復調回路２１および２１′によ
って復調され、さらに各直並列変換回路２２および２２
′によって直並列変換されるが、受信装置２の出力ディ
ジタルデータｒｂＪは２系統のうち、いずれか一方から
出力される。The data sent out from the two systems in this way is transmitted to the receiving device 2.
is also demodulated separately by each demodulation circuit 21 and 21', and further demodulated by each serial-to-parallel conversion circuit 22 and 22'.
', the output digital data rbJ of the receiving device 2 is outputted from one of the two systems.

すなわち、゛直並列変換回路２２および２２′からの出
力信号のいずれか。That is, ``any of the output signals from the serial-to-parallel conversion circuits 22 and 22'.

一方は、相補的に動作する切替回路２４および２４’を
通過できない、たとえば、切替回路２４が信号通過可能
状態にある場合には、切替回路２４′は信号通過不可状
態にある。One cannot pass through the switching circuits 24 and 24' which operate complementary to each other. For example, when switching circuit 24 is in a state where signals can pass, switching circuit 24' is in a state where signals cannot pass.

このような切替回路２４および２４′の切替制御はエラ
ーワード検定回路２３および２３′によって行われる。Such switching control of switching circuits 24 and 24' is performed by error word verification circuits 23 and 23'.

エラーワード検定回路２３は直並列変換回路２２内のパ
リティチェック回路（図示せず）からのエラーワード検
出信号「ｃ」を受信することによりエラーワードの発生
密度を監視し、この発生密度が所定値を超えた場合に切
替回路２４は信号通過可能状態から信号通過不可状態に
切替わる。The error word verification circuit 23 monitors the occurrence density of error words by receiving the error word detection signal "c" from the parity check circuit (not shown) in the serial/parallel conversion circuit 22, and determines that the occurrence density is a predetermined value. When the signal exceeds 1, the switching circuit 24 switches from a state where a signal can pass to a state where a signal cannot pass.

同時に、切替回路２４からの制御信号「ｄ」によって切
替回路２４′が信号通過不可状態から信号通過可能状態
に切替わる。At the same time, the control signal "d" from the switching circuit 24 causes the switching circuit 24' to switch from the state where the signal cannot pass to the state where the signal can pass.

同様に、エラーワード検定回路２３′によって切替回路
２４′が切替わると、切替回路２４が切替回路２４′と
反対の状態に切替わる。Similarly, when the switching circuit 24' is switched by the error word verification circuit 23', the switching circuit 24 is switched to a state opposite to that of the switching circuit 24'.

このように、受信装置２側において、２つの伝送系路の
回線品質、すなわち、エラーワードの発生密度を監視し
、この発生密度の高い伝送系路をし剣析して他の伝送系
路からの信号を受信装置２の出力信号としている。In this way, on the receiving device 2 side, the line quality of the two transmission lines, that is, the density of error word occurrence, is monitored, and the transmission line with a high occurrence density is analyzed and separated from the other transmission lines. The signal is set as the output signal of the receiving device 2.

以下に、エラーワード検定回路および切替回路について
詳細に説明する。The error word verification circuit and switching circuit will be explained in detail below.

第２図は第１図のエラーワード検定回路２３および切替
回路２４の詳細なブロック回路図である。FIG. 2 is a detailed block circuit diagram of the error word verification circuit 23 and switching circuit 24 shown in FIG.

第２図において、アップダウンカウンタ３４は正常なワ
ードのときに１ワードにつきたとえば１ダウンカウント
し、また、エラーワードのときに１ワードにつきｎ進ア
ップカウントする。In FIG. 2, the up/down counter 34 counts down, for example, by one per word when the word is normal, and counts up by n-adic per word when it is an error word.

この値ｎはプリセットカウンタ３１によって設定される
。This value n is set by the preset counter 31.

始めに、アップダウンカウンタ３４の値がゼロである場
合を想定する。First, assume that the value of the up/down counter 34 is zero.

この場合、アップダウンカウンタ３４の値がゼロである
ことをオールゼロ比較回路３５によって判別され、この
結果、フリップフロップ４０がリセットされる。In this case, the all-zero comparison circuit 35 determines that the value of the up-down counter 34 is zero, and as a result, the flip-flop 40 is reset.

従って、切替回路２４のアンドゲート４１，４２．・・
・・・・・・・・・・。Therefore, the AND gates 41, 42 .・・・
・・・・・・・・・・・・

４８の一方の入力に「１」が印加され、切替回路２４は
信号通過可能状態となる。48 is applied to one input, and the switching circuit 24 becomes in a state where the signal can pass.

他方、切替回路２４′の予めセントされたフリップフロ
ップ（図示せず）はフリップフロップ４０の出力信号「
ｄ」がｒｏ Ｊのためにセット状態を保持し、従って、
切替回路２４′は信号通過不可状態を保持する。On the other hand, a pre-sent flip-flop (not shown) of the switching circuit 24' outputs the output signal of the flip-flop 40.
d' holds the set state for ro J, and therefore,
The switching circuit 24' maintains a state where the signal cannot pass.

また、オールゼロ比較回路３５から「１」がノア回路３
３に送出され、この結果、エラーワードの検出毎にプリ
セットカウンタ３１に予め設定された値ｎがアップダウ
ンカウンタ３４に対し計数可能となる。In addition, “1” is output from the all-zero comparison circuit 35 to the NOR circuit 3.
As a result, the value n preset in the preset counter 31 can be counted by the up/down counter 34 every time an error word is detected.

このようにして、第１図における上側の回線が選択され
てアップダウンカウンタ３４が計数を開始する。In this way, the upper line in FIG. 1 is selected and the up/down counter 34 starts counting.

直並列変換回路２２からエラーワード発生信号ｒｃＪが
送出されている場合には、この信号ｒｃＪがアップダウ
ンカウンタ３４へのアップカウント指令となり、同時に
、プリセットカウンタ３１に予め設定された値ｎがノア
回路３３を介して計数される。When the error word generation signal rcJ is sent from the serial-parallel conversion circuit 22, this signal rcJ becomes an up-count command to the up-down counter 34, and at the same time, the value n preset in the preset counter 31 is set in the NOR circuit. 33.

逆に、直並列変換回路２２からエラーワード発生信号ｒ
ｅ Ｊが送出されていない場合には、このことがアップ
ダウンカウンタ３４へのダウンカウント指令となり、同
時に、自励発振器３６の周期毎にアップダウンカウンタ
３４は一１歩進される。Conversely, the error word generation signal r from the serial/parallel conversion circuit 22
If e J has not been sent, this is a down-count command to the up-down counter 34, and at the same time, the up-down counter 34 is incremented by one step every period of the self-excited oscillator 36.

ただし、アップダウン力３４の値は負にならない。However, the value of the up-down force 34 does not become negative.

このアップダウンカウンタ３４の計数値は、エラーポイ
ント比較回路３２によって予め設定された値と常時比較
され、計数値がこの設定値を超えた場合には、フリップ
フロップ４０がセットされる。The count value of this up/down counter 34 is constantly compared with a preset value by the error point comparison circuit 32, and when the count value exceeds this set value, the flip-flop 40 is set.

これにより、切替回路２４のアントゲ−）４１，４２．
・・・・・・・・・・・・。As a result, the switching circuit 24 (Antogame) 41, 42 .
・・・・・・・・・・・・・・・

４８の一方の入力に「０」が印加され、切替回路２４は
信号通過不可状態となり、他方、フリップフロップ４０
の出力信号ｄが「１」となり、従つて、切替回路２４′
のフリップフロップ（図示せず）がリセットされ、切替
回路２４′は信号通過可能状態となる。"0" is applied to one input of the flip-flop 48, and the switching circuit 24 is in a state where the signal cannot pass.
The output signal d of becomes "1", therefore, the switching circuit 24'
The flip-flop (not shown) is reset, and the switching circuit 24' becomes in a state where a signal can pass.

このように、アップダウンカウンタ３４の計数値がエラ
ーポイント比較回路３２の設定値を超えた場合、すなわ
ち、エラーワードの発生密度が許容値を超えた場合には
、第１図における上側の回線から下側の回線へ切替えら
れる。In this way, when the count value of the up-down counter 34 exceeds the set value of the error point comparison circuit 32, that is, when the density of occurrence of error words exceeds the allowable value, from the upper line in FIG. Switched to the lower line.

同様に、エラーワード検定回路２３′のアップカウンタ
（図示せず）がエラーポイン下比較回路（図示せず）の
設定値を超えた場合には、第１図における下側の回線か
ら上側の回線へ切替えられる。Similarly, when the up counter (not shown) of the error word verification circuit 23' exceeds the set value of the error point lower comparison circuit (not shown), the line is changed from the lower line to the upper line in FIG. can be switched to.

なお、エラーワードの１ワードにつきアップダウンカウ
ンタ３４をｎ進アンプカウントさせるプリセットカウン
タ３１の値ｎの設定は端子Ａ。Note that the value n of the preset counter 31 that causes the up/down counter 34 to count n-ary amplifiers for each error word is set at terminal A.

、Ａ、。Ａ２あるいはＡ３を接地端子Ｅに選択接続する
ことにより１ないし１６まで任意に設定することができ
る。,A. By selectively connecting A2 or A3 to the ground terminal E, the number can be set arbitrarily from 1 to 16.

たとえば、すべての端子が開放のとき１、端子Ａ。For example, 1, terminal A when all terminals are open.

のみが接地されたとき２、端子Ａ。およびＡ１が接地さ
れたとき４等に設定できる。2, when only terminal A is grounded. and can be set to 4 mag when A1 is grounded.

また、エラー発生密度の許容値を設定するエラーポイン
ト比較回路３２の設定も、端子Ｂ。Further, the setting of the error point comparison circuit 32 for setting the allowable value of the error occurrence density is also done at the terminal B.

、Ｂ１．・・・・・・・・・・・・。Ｂ７を接地端子Ｅ
′に選択接続することによりＯないし２５６まで任意に
設定できる。, B1.・・・・・・・・・・・・・・・Connect B7 to ground terminal E
By selectively connecting to ', it can be set arbitrarily from 0 to 256.

これらのプリセットカウンタ３１およびエラーポイント
比較回路３２の設定値はいずれも回線の品質を考慮して
設定される。The set values of the preset counter 31 and the error point comparison circuit 32 are both set in consideration of line quality.

第３図は第２図のアンプダウンカウンタ３４の計数値の
一例を示すタイミング図である。FIG. 3 is a timing chart showing an example of the count value of the amplifier down counter 34 shown in FIG.

第３図においては、第２図のプリセットカウンタ３１の
設定値を４、エラーポイント比較回路３２の設定値を１
５に設定しである場合゛を想定する。In FIG. 3, the set value of the preset counter 31 in FIG. 2 is 4, and the set value of the error point comparison circuit 32 is 1.
Assume that the value is set to 5.

この場合、第３図のＥ、 、 Ｂ２．・・・・・・・・
・・・・、Ｂ７に示すようにエラーワードの検出毎に４
アツプカウントするが、エラーワードが検出されていな
い場合には１ダウンカウントする。In this case, E, , B2. in FIG.・・・・・・・・・
..., 4 each time an error word is detected as shown in B7.
It counts up, but if no error word is detected, it counts down by 1.

このように計数された計数値が１５を超えた場合に回線
が切替えられる。When the count value thus counted exceeds 15, the line is switched.

これは第３図におけるＢ７に相当する。This corresponds to B7 in FIG.

なお、第２図において、プリセットカウンタ３１の設定
値を１ないし１６に、またエラーポイント比較回路３２
の設定値をＯないし２５６に設定するようにしであるが
、他の値に設定できることは言うまでもない。In addition, in FIG. 2, the set value of the preset counter 31 is set to 1 to 16, and the error point comparison circuit 32 is set to 1 to 16.
The set value of 0 is set to 0 to 256, but it goes without saying that it can be set to other values.

また、上述の実施例においては、ダウンカウントの幅を
１に設定しであるが、他の値に設定することも可能であ
る。Further, in the above-described embodiment, the width of the down count is set to 1, but it is also possible to set it to other values.

この場合にも、エラーワード数は正常なワード数より少
ないのが自然であるという理由から、エラーワードに対
応するアンプカウントの幅は正常なワードに対応するダ
ウンカウントの幅より大きく設定する。In this case as well, since it is natural that the number of error words is smaller than the number of normal words, the width of the amplifier count corresponding to the error word is set larger than the width of the down count corresponding to the normal word.

本発明によれば、回線品質が高い状態で回線を使用する
ことができ、特に、伝送データが制御情報の場合には不
制御の確率が小さくなり、従って、即時制御の中断を防
止することができ、前述の従来方式における問題点の解
決に役立つものである。According to the present invention, it is possible to use a line with high line quality, and in particular, when the transmitted data is control information, the probability of non-control is reduced, and therefore, immediate interruption of control can be prevented. This is useful for solving the problems in the conventional method described above.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例としての回線制御方式が適用
されるデータ伝送装置のブロック回路図、第２図は第１
図のエラーワード検定回路２３および出力切替回路２４
の詳細なブロック回路図、第３図は第２図のアップダウ
ンカウンタ３４の計数値の一例を示すタイミング図であ
る。 （符号の説明）、１・・・・・・送信装置、２・・・・
・・受信装置、３．４・・・・・・回線、Ｌｌ、１１’
・・・・・・パリティビット付加回路、１２ 、１２’
−・・・・・並直列変換回路、１３゜１３′・・・・・
・変調回路、２１，２１’・・・・・・復調回路、２２
．２２’・・・・・・直並列変換回路、２３，２３’・
・・・・・エラーワード検定回路、２４．２４’・・・
・・・切替回路、３１・°°・°゛プリセツトカウンタ
３２・・・・・・エラーポイント比較回路、３３・・・
・・・ノア回路、３４・・・・・・アップダウンカウン
タ、３５・・・・・・オールゼロ比較回路、３６・・・
・・・自励発振器、４０・・・・・・フリップフロップ
、４１〜４８・・・・・・アンドゲート。FIG. 1 is a block circuit diagram of a data transmission device to which a line control method as an embodiment of the present invention is applied, and FIG.
Error word verification circuit 23 and output switching circuit 24 shown in the figure
FIG. 3 is a timing diagram showing an example of the count value of the up/down counter 34 of FIG. 2. (Explanation of symbols), 1... Transmitting device, 2...
...Receiving device, 3.4...Line, Ll, 11'
...Parity bit addition circuit, 12, 12'
−・・・Parallel-serial conversion circuit, 13°13′・・・・・・
・Modulation circuit, 21, 21'...Demodulation circuit, 22
．． 22'...Serial-to-parallel conversion circuit, 23, 23'.
...Error word verification circuit, 24.24'...
...Switching circuit, 31・°°・°゛Preset counter 32...Error point comparison circuit, 33...
...NOR circuit, 34...Up/down counter, 35...All zero comparison circuit, 36...
...Self-excited oscillator, 40...Flip-flop, 41-48...AND gate.

Claims (1)

【特許請求の範囲】 １ 多重化された伝送回線を有する伝送装置において、
前記各伝送回線の受信側に、伝送されてきた正常なワー
ドとエラーワードとをそれぞれ所定の重み係数を積算し
て累積演算し該累積演算結果が所定値以上か否かを判別
することによりエラー発生を検定するエラーワード検定
手段を設け、受信中のある伝送回線において前記エラー
ワード検定手段によってエラー発生と検定されたときに
他の伝送回線に切替えることを特徴とするデータ伝送装
置の回線制御方式。 ２ エラーワード検定手段が、エラー発生密度を監視す
るために、正常なワードの検出毎にダウンカウントし且
つエラーワードの検出毎にアップカウントする計数手段
を有する特許請求の範囲第１項に記載のデータ伝送装置
の回線制御方式。 ３１回のアップカウントの幅が１回のダウンカウントの
幅より大きい特許請求の範囲第２項に記載のデータ伝送
装置の回線制御方式。[Claims] 1. In a transmission device having multiplexed transmission lines,
On the receiving side of each of the transmission lines, the transmitted normal words and error words are cumulatively calculated by integrating predetermined weighting coefficients, and it is determined whether or not the cumulative calculation result is greater than or equal to a predetermined value. A line control method for a data transmission device, characterized in that an error word verification means for verifying the occurrence of an error word is provided, and when the error word verification means verifies that an error has occurred in a certain transmission line during reception, switching to another transmission line is performed. . 2. The method according to claim 1, wherein the error word verification means includes a counting means that counts down each time a normal word is detected and counts up each time an error word is detected, in order to monitor the error occurrence density. Line control method for data transmission equipment. 3. The line control system for a data transmission device according to claim 2, wherein the width of 31 up counts is greater than the width of 1 down count.