JPS5838992A - Display pattern generator - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明はＣＲＴディスプレーに表示する文字や図形、も
しくはドツトプリンタ等の出力！ＩＩＩで出力するバ！
−７を発生するキャラクタ−ジェネレータＣ以下ＣＧと
記す）Ｋよる表８＜＜７一ノ発生装置に関する。　　〜 本□発明の目的は表示パター７をプログ２ンング可能と
し、多様な７オームでのディスプレーを可能と−する。[Detailed Description of the Invention] The present invention can output characters and figures displayed on a CRT display, or a dot printer, etc.! Output with III!
Character generator C (hereinafter referred to as CG) that generates -7 Table 8 by K ~ The object of the present invention is to enable programming of the display putter 7 and to enable various displays at 7 ohms.

＃にグラフィックディスプレーに好適な表示パターン発
生装置を提供する事にある。　、従来例！ブロック的に
示す１１１１図を参照してその構成及び動作を説明する
と、ｌは！イクープロ竜ツナ等のＣＰＵＫよつ【制御さ
れるＣＲＴコント回゛−ラであり（例えば、日立製作所
１ｍＨＤ４ｇｓＯ５゜以下ＣＲＴＣと略す）、表示デー
タのアドレス信号管送出するための傷−号纏２を有して
いる。３争１システムバスＳＢ５に含まれるアドレス信
号を送出するための信号線會示す、アドレス信号線２及
び３を通して送出されるアドレス信号は共Ｋｑルチプレ
クナ６に導びかれる。このマルチプレフナ６は、制御＠
５ＡＫよって、出力＠８にアドレス信号ｌＩ２−のアド
レス信号ｔａ＋力するかアドレス信号ＩＩ３からのアド
レス信号を出力するかコノトロールサしているアドレス
マルチプレフナである。Another object of the present invention is to provide a display pattern generator suitable for graphic displays. , conventional example! The configuration and operation will be explained with reference to the block diagram 1111. l is! It is a CRT controller (for example, Hitachi 1mHD4gsO5° hereinafter abbreviated as CRTC) that is controlled by the CPUK of Ikupro Ryu Tuna, etc., and has a number 2 for sending address signal tubes of display data. are doing. Address signals sent out through address signal lines 2 and 3, which are signal line groups for sending out address signals included in the system bus SB5, are both guided to the Kq multiplier 6. This multi-plephrase 6 controls @
5AK is an address multiplier that controls whether to input the address signal ta+ of the address signal lI2- to the output @8 or output the address signal from the address signal II3.

通常の表示期間中アドレスマルチプレクｆ６は時間の経
過とともに走査ビームと同期して歩進するＣＲＴＣＩの
内部カクンタによって生成されるアドレス信号＠２から
の表示データアドレス信号を出力＠８に出力する様に制
御線５ムによって制御される。ＣＲＴＣｚｔ制御してい
るマイクロブ關セツナが９７レツシ工メＪ％１７０内容
を変更する時には、１１１１１１１１５ムｔアドレスマ
ルチグレクナ６がシステムバスのアドレス信号ｔアドレ
ス信号纏３を通して出力＠５ｒａｓ力する様に設定する
。During a normal display period, the address multiplex f6 outputs the display data address signal from the address signal @2 generated by the CRTCI's internal kakunta to the output @8, which advances in synchronization with the scanning beam over time. Controlled by control line 5m. When the microcontroller controlling the CRTCzt changes the contents of the 97receipt program J%170, the 111111115mt address multi-grainner 6 is set to output @5ras through the system bus address signal taddress signal group 3. do.

表示画面の表示内容を記憶するり７レツシエメモリ７は
通常読み出しと書込みの可能なメモリ（例えばＲＡＭ）
Ｋよって構成されており、システムのデータ線４によっ
てデータ書込み端子へ伝えられる書込みデータ（ＣＧＲ
ＯＭのアドレス）はアドレスマルチプレフナ６を介して
伝達されるシステムＡ：ｘのアドレス信号の指示するり
７レツシエメ篭り７０番地に書込まれる。また、参照番
号９はり７レツシエメモ９７のデータ読み出し出力端子
から出力される信号線であり、読み出し専用メモリ（Ｃ
ＧＲＯＭ）１Ｇのアドレス人力に導ひかれる。ＣＧＲＯ
ＭＩＯの出力＠１１は通常複数の信号により構成されて
おり、信号線９によって指示されたａｍのデータはパラ
レルに出力される。The retrieval memory 7 that stores the display contents on the display screen is usually a readable and writable memory (for example, RAM).
The write data (CGR
The OM address) is written to the address 70 of the 7th receiver according to the instruction of the system A:x address signal transmitted via the address multiplier 6. Also, it is a signal line output from the data readout output terminal of the reference number 9 beam 7 ressie memo 97, and is a read-only memory (C
GROM) 1G's address is guided by human power. CGRO
The output @11 of the MIO is usually composed of a plurality of signals, and the data of am instructed by the signal line 9 is output in parallel.

参照番号１２はパラレルのデータ會シリアルに変換する
シフトレジスタ（ＳＲ）であり、ＣＧＲＯＭＩＯからの
パラレル出力をシリアルデータとして出力１１１３に出
力する。ＣＲＴ表示装置の場合は、出力纏１１は輝度信
号入力となる。Reference number 12 is a shift register (SR) that converts parallel data to serial, and outputs the parallel output from CGROMIO to an output 1113 as serial data. In the case of a CRT display device, the output wire 11 serves as a luminance signal input.

しかしながら　こりような従来ガではＣＧＲＯＭＩＯの
内容は固定されているから、結果的に画面に一示出来る
表示パターンにはおのずから限界が出て（る、たとえば
英文字や数・字、特定の記号群やカタカナ文字だけしか
出力出来ないという欠点があった。However, in conventional games, the contents of CGROMIO are fixed, so there is a natural limit to the display patterns that can be displayed on the screen (for example, English letters, numbers, characters, specific symbol groups, etc.). The drawback was that it could only output katakana characters.

本発明の要旨はパターン発生メモリの構成法にあり、従
来の固定的な構成のＣＧメモ９’に一１ｓＫ牛同定的な
メモリに置き換えてその内容を簡単に変更可能にして、
多様な表示パターンの発生を実現させると共に使用頻度
の高い表示パターン七固定的に構成し、システムの経済
的１機能的な質を高めようとするものである。The gist of the present invention lies in a method of configuring a pattern generation memory, in which the conventional CG memo 9' with a fixed configuration is replaced with a 11sK cow identification memory, the contents of which can be easily changed.
The present invention is intended to realize the generation of various display patterns and to fix the frequently used display patterns to improve the economical and functional quality of the system.

以下本発明の実施ｎｔ示す第２図に従って詳細に説明す
る。なお、第１図と共通の構成に対しては共通の参照番
号を付しである。The present invention will be described in detail below with reference to FIG. 2 showing the implementation of the present invention. Note that common reference numbers are given to components common to those in FIG. 1.

ＣＲＴ表示装置の一１ｉｉａｉ情報ｔ−ＣＰＵのシステ
ムバス５、を介してリフレツタエメモリγに書込むとき
は、制御＠！ＩＡＫ書込み信号を送り、アドレスマルチ
プレフナ６ｔアドレスバス３儒に切換え、次ＫＣＰＵが
データバス４に−３−ドデータを送り、リアレツシエメ
篭りγ内のアドレスバス３上の書込みアドレスにデータ
を書込む。一方、読み出し書込み可能なキャラクタジェ
ネレータとするＣＭ０８ＲＡＭＩＳＫビットパターンを
書込むときも同様に制御１１！！ｌに書込み信号上田し
て、アドレスマルチプレクー？１４をアドレスバス３何
に切換え、データバス４にピクトλターンデータに出し
てＣＭＯ８ＲＡＭ１５に書込む、ＣＭＯ８ＲＡＭ１５は
電１ｋ１６により、バックアップされているため、シス
テムの電源が断たれたとき、ＣＭＯ８ＲＡＭＩ　Ｓ内の
ビットパターンは不揮発に保持される。When writing information to the reflex memory γ of the CRT display device via the system bus 5 of the CPU, control@! The IAK write signal is sent, the address multiplier is switched to 6t address bus 3, and then the KCPU sends -3-code data to the data bus 4 and writes the data to the write address on the address bus 3 in the real estate memory γ. On the other hand, when writing the CM08 RAMISK bit pattern as a readable and writable character generator, control 11! ! Write the write signal to l and address multiplex? 14 to the address bus 3, outputs the pictogram λ turn data to the data bus 4, and writes it to the CMO8RAM15.Since the CMO8RAM15 is backed up by the power supply 1k16, when the system power is cut off, the data in the CMO8RAMI S is The bit pattern is held nonvolatilely.

さて、書込みが軒−了すると制御線５ム、５Ｂはす７レ
ツクエノ毫り７とＣＭＯ８ＲＡＭ１５ｔアドレスバスか
ら切離し、ＣＲＴＣ−１の出力２（アドレス情ｌ１）ｔ
−アドレスマルチプレフナ６管通し【す７レツシエメモ
リ７を履次Ｉｌ！肖し、読出されるり７レツシ二メモリ
７のデータ（ＣＧＲＯＭ又はＣＭＯＢのアドレスの大き
さ）Ｋよって直接ＣＧＲＯＭＩ読み出すか又はＣＭＯ５
ＲＡＭＩ　５を絖み肖すかが決定される。Ｉ！み邑され
たデータは出力＠１１を介して８Ｂ１ｍｋ与えられ、ク
リアルパラレル変換され、ＣＲＴＫ輝度信号入力として
４えもれる。Now, when the writing is completed, the control lines 5m and 5B are disconnected from the 7receiver 7 and CMO8RAM15t address buses, and the output 2 (address information 11) of the CRTC-1 is disconnected from the address bus.
-Address multi-plephrase 6 pipes [Su 7 Retssie memory 7] Next Il! The data in memory 7 (CGROM or CMOB address size) can be read directly from CGROMI or CMO5.
It is determined whether to install RAMI 5. I! The received data is given as 8B1mk via output @11, subjected to clear-to-parallel conversion, and output as a CRTK luminance signal input.

以上の岡においては、ＣＭＯ８ＲＡＭｔ−不揮発に保持
するための電源として電池１６ｔ−示したが、電池１６
のかわりに、システムの電源が断たれたときにも、ＣＭ
Ｏ８ＲＡＭＫ保持電流を供給する電源構成が可能なら電
池１６は不要である０文字ノ（ターンなどの固定した表
示パターンを読み出し専用メ慢すＣＧＲＯＭＩ　Ｏに格
納し、グラブインク図形勢の半固定である事が望ましい
文字以外のパターン用ｔｃＭＯ８ＲＡＭ１５に書変え可
能に格納することにより、フレキシブルな文字２図形の
混合表示に好適な表示バターノ発生装置が得られる。In the above Oka, CMO8RAMt - battery 16t is shown as a power source for non-volatile retention, but battery 16t is shown.
Instead, even when the system is powered off, the CM
If a power supply configuration that supplies the O8RAMK holding current is possible, the battery 16 is not necessary. Fixed display patterns such as 0 characters (turns) are stored in a read-only CGROMI O, and the grab ink figure shape is semi-fixed. By rewritably storing the pattern in the tcMO8RAM 15 for patterns other than desired characters, a display batano generator suitable for flexible mixed display of two characters and figures can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は表示パターン発生装置の従来Ｎを示すブロック
図、 第２図は本発明の一岡を示すブーツク図である。 ここで、７・・・９７レツシ為メ毫す、１０−読み出し
専用メモリ、ｉｓ−・・読み出し書込み可能なメモリ（
ＣＭＯＢ）である。 ｌｉ図FIG. 1 is a block diagram showing a conventional display pattern generator N, and FIG. 2 is a boot diagram showing one aspect of the present invention. Here, 7...97 entries are entered, 10--read-only memory, is---readable and writable memory (
CMOB). li diagram

Claims (1)

【特許請求の範囲】[Claims] 記憶されたデータに対する表示パターンを発生するパタ
ーン発生メモリとして、前記データに対応する表示パタ
ーンを予め記憶して成る読み出し専用メモリと、前記メ
モリから出力される出カバターンに対応する表示パター
ンを一記憶する読み出し書込み可能なメ毫すと、前記メ
モリ内の内容管不揮発に保持する電源とで構成し、前記
両メモリから出力される表示パターンを必ｌ！に応じて
切換えて使用するようにしたことを特徴とする表示パー
ターン発生装置。As a pattern generation memory for generating a display pattern for the stored data, a read-only memory which stores display patterns corresponding to the data in advance, and a display pattern corresponding to the output pattern output from the memory are stored. When a readable/writable message is typed, the contents of the memory are configured with a power source that is held in a non-volatile manner, and the display pattern output from both of the memories is guaranteed! A display pattern generator characterized in that the display pattern generator is switched in use depending on the situation.