JPS5836373B2 - アクセスタイム可変装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、計算機（以下、ＣＰＵ と云う）の効率を
上げ、実行されるべき緊急処理プログラムを遅滞なく実
行できるようにしたアクセスタイム可変装置に関する。

計算機の補助記憶装置として磁気ドラム、磁気ディスク
、磁気テープ装置が多く用いられているが、磁気コアの
コストが下がるに伴ない、速度の点ですぐれているとし
て、磁気コアも補助記憶装置として使用されるようにな
った。

この補助記憶装置の動作はＣＰＵから補助記憶装置に対
して「データ読出／書込」、「転送語数」、「計算機主
メモリの開始番地」、「補助記憶装置内の開始番地」を
指定することにより始まり、指定された「転送語数」の
転送を終了するまで続けられる。

この場合の転送速度は補助記憶装置のもつ固定の時間（
アクセスタイム、サイクルタイムなど）と計算機主メモ
リのサイクルタイムおよび主メモリに接続される補助記
憶装置の優先順位で決められる。

いま、ＣＰＵ内で行なわれるタスクとして、次に列挙す
る場合が考えられる。

（１）補助記憶装置内に存在するプログラムをＣＰＵに
持ってきて実行する場合。

（２）計算機主メモリに常駐しているプログラム（常駐
は優先順位が高い）そのものを実行する場合。

このうち、（１）のタスクを実行する場合、補助記憶装
置として、磁気コアを使用する目的は一刻でも早くプロ
グラムをＣＰＵへもってきたいからである。

しかし、この場合、磁気コアの動作速度が速く、データ
転送速度が速い。

すなわち、計算機主メモリはこの補助記憶装置である磁
気コアにかなりの時間アクセスされることになる。

この状態（転送中）で前記（２）のタスクの実行要求が
あった場合、要求時間内にプログラムの実行がなされず
（当然、（１）のタスクは多少延ばされてもよいが）、
不都合が発生すると云う欠点がある。

この発明は、上記の点にかんがみなされたもので、必要
に応じて計算機主メモリにアクセス可能な機器のアクセ
ス時間をＣＰＵよりコントロールすることにより、ＣＰ
Ｕの効率を上げ、ＣＰＵで実行されるべき緊急処理プロ
グラムを遅延なく実行可能とすることのできるアクセス
タイム可変装置を提供することを目的とする。

以下、この発明のアクセスタイム可変装置の実施例につ
いて図面に基づき説明する。

第１図はその一実施例を示すブロック図である。

図中の１はＣＰＵ、２はＣＰＵＩの主メモリである。

ＣＰＵ１はメモリバス３および入出力バス４に接続され
ている。

また、５は入出力制御装置であって、主メモリアクセス
間隔記憶回路６を有している。

この入出力制御装置５はメモリバス３、入出力バス４に
接続されている。

このメモリバス３、入出力バス４には補助記憶装置７が
接続されている。

補助記憶装置７は主メモリアクセス間隔記憶回路８を含
んでいる。

一方、第２図は上述のように構成されているこの発明の
アクセスタイム可変装置の動作を説明するためのタイム
チャートであり、第２図Ａは主メモリ２が休みなく動作
する状態を示している。

また、第２図ＢはＣＰＵ１が主メモリ２を休みなく使用
（アクセス）している状態を示し、第２図ＣないしＦは
ＣＰＵ１と補助記憶装置７とが交互に主メモリ２を使用
している状態から、ＣＰＵ１がより多く主メモリ２を使
用する状態を示すものである。

そして、ＣＰＵ１と補助記憶装置７との主メモリ２への
優先順位はＣＰＵ１が低いことを示している。

ここで、第２図Ｃないし第２図Ｆについてさらに詳述す
ると、第２図ＣはＣＰＵ１が主メモリ１を使用している
状態であり、第２図Ｄは ＣＰＵｉが主メモリを要求し
ている状態である。

また、第２図Ｅは、補助記憶装置７が主メモリ２を使用
している状態であり、第２図Ｆは補助記憶装置７が主メ
モリ２を要求している状態である。

次に、上記第２図Ａないし第２図Ｆを併用してこの発明
のアクセスタイム可変装置の動作について説明する。

いま、補助記憶装置７より主メモリ２ヘデータを多量に
転送する要求があって、このときＣＰＵ１は他に緊急に
実施するタスクを持たず、補助記憶装置７の最高速度（
第２図の例では２ｌＩｓ）でデータを主メモリ２へ送る
ようにする指令を出し、第２図Ｆのａ点でデータ転送が
始まったとすると、このときＣＰＵ １が主メモリ２を
使用できる時間は第２図Ｃのａ点の前の％となる。

このとき、主メモリ２にあるプログラムをｌｍｓ以内に
実行する要求があり、このためにはＣＰＵ１が主メモリ
２を７００回アクセスしなければならないとする場合、
このままではプログラム実行に１．４ｍｓかかつてしま
う。

このため、ＣＰＵ１は補助記憶装置７に主メモリ２への
アクセス間隔変更の指令を実行し、補助記憶装置７から
の主メモリアクセス間隔は４μｓとなる（第２図Ｅのｂ
点）。

これによって、ＣＰＵ１は前記プログラムを１ ｍｓ以
内に実行し、以後補助記憶装置７に対し、アクセス間隔
を速くする指令を実行することによって、ＣＰＵ１で実
行されるべき緊急処理プログラムを遅滞なく実行できる
。

ここで、補助記憶装置７に主メモリ２へのアクセス間隔
変更指令として、一旦アクセスを中止させる命令を出し
てもよいが、アクセスを中止することなくアクセス間隔
を遅くすることは補助記憶装置７の転送効率を上げるこ
とになるのは云うまでもない。

以上のように、この発明によれば、通常主メモリに対し
て最下位優先順序であるＣＰＵを必要な時間にのみあた
かも高位優先順位のごとく動作させるようにしたので、
ＣＰＵの処理効果を向上させることができる。

またこの処理効果の向上に加えて主メモリと補助記憶装
置間あるいは主メモリと入出力制御装置間のデータ転送
を効率よく行なうことができる。

【図面の簡単な説明】

第１図はこの発明のアクセスタイム可変装置の一実施例
を示すブロック図、第２゛図Ａないし第２図Ｆはそれぞ
れ同上アクセスタイム可変装置の動作を説明するための
タイムチャートである。 １・・・・・・ＣＰＵ、２・・・・・・主メモリ、５・
・・・・・入出力制御装置、６，８・・・・・・主メモ
リアクセス間隔記憶回路、７・・・・・・補助記憶装置
。

Claims (1)

【特許請求の範囲】
1. １ タスクの優先順位を判定して入出力装置あるいは補
   助記憶装置に対し、主メモリへのアクセスタイムを指令
   する計算機と、この計算機より上記主メモリへのアクセ
   スタイムの指定あるいは変更の指令を受けその指令によ
   って上記主メモリへのアクセスする間隔を決定あるいは
   変更する上記入出力装置あるいは補助記憶装置に設けら
   れた主メモリアクセス間隔設定手段とよりなるアクセス
   タイム可変装置。