JPS5833707Y2 - transistor circuit device - Google Patents

Description

【考案の詳細な説明】 本考案は第１の導電型式を有する第１の半導体領域と、
この第１の半導体領域に連接している第２の導電型式を
有する第２の半導体領域と、この第２の半導体領域に連
接している第１の導電型式を有する第３の半導体領域と
を有して第１．第２及び第３の半導体領域にて第■のト
ランジスタが構成され、第３の半導体領域に連接してい
る第２の導電型式を有する少くとも２個の第４及び第５
の半導体領域を有して第２．第３及び第４の半導体領域
にて第２のトランジスタが、第２．第３及び第５の半導
体領域にて第３のトランジスタがそれぞれ構成されてい
るトランジスタ回路装置の改良に関する。[Detailed Description of the Invention] The present invention includes a first semiconductor region having a first conductivity type;
a second semiconductor region having a second conductivity type connected to the first semiconductor region; and a third semiconductor region having a first conductivity type connected to the second semiconductor region. First of all. A third transistor is formed in the second and third semiconductor regions, and at least two fourth and fifth transistors of the second conductivity type are connected to the third semiconductor region.
The second semiconductor region has a semiconductor region of . The second transistor is connected to the second transistor in the third and fourth semiconductor regions. The present invention relates to an improvement in a transistor circuit device in which third transistors are formed in third and fifth semiconductor regions, respectively.

この種のトランジスタ回路装置は、遅延時間と消費電力
との積の値が比較的小さい低エネルギ論理回路の構成を
有し、また全体を比較的小さい半導体領域の面積で構成
でき、したがってこのようなトランジスタ回路装置を多
数集積化する論理回路装置を構成する場合に好適なもの
である。This type of transistor circuit device has a low-energy logic circuit configuration with a relatively small value of the product of delay time and power consumption, and can be configured as a whole using a relatively small semiconductor area. This is suitable for configuring a logic circuit device in which a large number of transistor circuit devices are integrated.

この種のトランジスタ回路装置は、模式的にみて、第１
図に示す様に、例えばＰ型の半導体領域Ｑ１と、この領
域Ｑ１に連接しているＮ型の半導体領域Ｑ２と、この領
域Ｑ２と連接しているＰ型の半導体領域Ｑ３とを有し、
これらの領域Ｑｌ、Ｑ２及びＱ３をそれぞれエミッタ、
ベース及びコレク夕とするトランジスタＴ１が構成され
、また領域Ｑ３に連接しているＮ型の例えば２個の半導
体領域Ｑ４及び１個の半導体領域Ｑ５を有し、領域Ｑ２
、Ｑ３及びＱ４をそれぞれエミッタ、ベース及びコレク
タとする２個のトランジスタＴ２が、領域Ｑ ２．Ｑ
３及びＱ５をそれぞれエミッタ、ベース及びコレクタと
する１個のトランジスタＴ３がそれぞれ構成されている
。Schematically speaking, this type of transistor circuit device has a first
As shown in the figure, it has, for example, a P-type semiconductor region Q1, an N-type semiconductor region Q2 connected to this region Q1, and a P-type semiconductor region Q3 connected to this region Q2,
These regions Ql, Q2 and Q3 are respectively emitters,
A transistor T1 serving as a base and collector is configured, and has two N-type semiconductor regions Q4 and one semiconductor region Q5, for example, which are connected to a region Q3, and a region Q2.
, Q3 and Q4 as emitters, bases and collectors, respectively, are located in the region Q2. Q
One transistor T3 is constructed, with transistors T3 and Q5 serving as emitters, bases, and collectors, respectively.

第１図の構成を等価回路で表わせば、第２図に示す様に
１−ランジスタＴ１のコレクタがトランジスタＴ２及び
Ｔ３のベースに、ベースがトランジスタＴ２及びＴ３の
エミッタにそれぞれ接続している構成であり、第１図の
領域Ｑ３より、したがってトランジスタＴ１のコレクタ
あるいはＩ−ランジスタＴ２及びＴ３のベースより入力
端子Ｂが導出されている。If the configuration of Figure 1 is expressed as an equivalent circuit, as shown in Figure 2, the collector of transistor T1 is connected to the bases of transistors T2 and T3, and the base is connected to the emitters of transistors T2 and T3, respectively. The input terminal B is led out from the region Q3 in FIG. 1, and therefore from the collector of the transistor T1 or the bases of the I-transistors T2 and T3.

また第１図の領域Ｑ２より、したがってトランジスタＴ
１のベースあるいは）〜ランジスタＴ２及びＴ３のエミ
ッタより接地端子Ｇが導出され、第１図の領域Ｑ４及び
Ｑ５より、したがってトランジスタＴ２及びＴ３のコレ
クタよりそれぞれ出力端子Ｃ１及びＣ２が導出され、更
に領域Ｑ１より、したがってトランジスタＴ１のエミッ
タより電源端子Ａが導出されている。Also, from region Q2 in FIG.
From the bases of transistors T2 and T3 (or from the bases of transistors T2 and T3) the ground terminals G are led out, and from the regions Q4 and Q5 of FIG. A power supply terminal A is led out from Q1 and therefore from the emitter of transistor T1.

次に従来のトランジスタ回路装置の動作について以下に
述べる。Next, the operation of the conventional transistor circuit device will be described below.

トランジスタＴ１は、電源端子Ａに一定電位を与えるこ
とにより定電流源として動作している。The transistor T1 operates as a constant current source by applying a constant potential to the power supply terminal A.

入力端子Ｂからの入力信号によりトランジスタＴ２及び
Ｔ３の導通時にはトランジスタＴ２及びＴ３にベース駆
動電流を、トランジスタＴ２及びＴ３の遮断時には入力
端子Ｂに接続されるトランジスタＴ２及びＴ３と同様の
構成の前段の１−ランジスタに負荷電流を供給する。When the transistors T2 and T3 are turned on by the input signal from the input terminal B, a base drive current is applied to the transistors T2 and T3, and when the transistors T2 and T3 are turned off, a base drive current is applied to the transistors T2 and T3 connected to the input terminal B. 1- Supply load current to the transistor.

またＩ・ランジスタＴ２及びＴ３はインバータ機能を有
するスイッチングトランジスタとして作用するものであ
るが、トランジスタＴ２及びＴ３の導通時における出力
端子Ｃ１又はＣ２に接続されるトランジスタＴ１と同様
の構成の後段のトランジスタを通じてこのトランジスタ
Ｔ２及びＴ３に供給される負荷電流を■。In addition, the I transistors T2 and T3 act as switching transistors having an inverter function, but when the transistors T2 and T3 are conductive, the transistors connected to the output terminal C1 or C2 are The load current supplied to these transistors T2 and T3 is .

、ベース駆動電流を■８、トランジスタＴ２及びＴ３の
電流増巾率をｈＦＥとすれば、一般に■８・ｈＦＥ＞Ｉ
Ｃなることが必要である。, if the base drive current is ■8, and the current amplification rate of transistors T2 and T3 is hFE, generally ■8・hFE>I
It is necessary to become C.

そのためトランジスタＴ２及びＴ３のベースは深い飽和
に入り、ベースしたがって領域Ｑ２に多くの少数担体が
蓄積される。Therefore, the bases of transistors T2 and T3 enter deep saturation, and many minority carriers are accumulated in the bases and thus in region Q2.

一方トランジスタＴ２及びＴ３が導通状態より遮断状態
となるためには、導通時においてベースに蓄積された少
数担体を取除く必要がある。On the other hand, in order for transistors T2 and T3 to change from a conductive state to a cutoff state, it is necessary to remove minority carriers accumulated in the bases when they are conductive.

したがって上述したトランジスタ回路装置を用いる場合
、トランジスタＴ２及びＴ３が導通状態より遮断状態に
なるのに要する時間すなわちスイッチング時間が比較的
大きく、このために動作速度が比較的遅いという欠点を
有していた。Therefore, when using the above-described transistor circuit device, the time required for the transistors T2 and T3 to change from the conductive state to the cut-off state, that is, the switching time, is relatively long, and therefore the operating speed is relatively slow. .

本考案は前記トランジスタＴ２．Ｔ３が飽和状態に入ら
ないようにして、スイッチング時間を短かくして従来の
欠点を除去するとともに前記トランジスタＴ２のコレク
タ吸収電流を大きくするようにした新規なトランジスタ
回路装置を提案するものである。The present invention is based on the transistor T2. A novel transistor circuit device is proposed in which the switching time is shortened by preventing T3 from entering a saturated state, thereby eliminating the conventional drawbacks, and increasing the collector absorption current of the transistor T2.

以下に図面を用いて詳細に説明する。第３図及び第４図
は第１図で述べたトランジスタ回路装置を基礎とする本
考案の実施例を示し、第１図との対応部分には同一符号
を示している。A detailed explanation will be given below using the drawings. 3 and 4 show an embodiment of the present invention based on the transistor circuit device described in FIG. 1, and corresponding parts to those in FIG. 1 are designated by the same reference numerals.

領域Ｑ２が層状に形成され、領域Ｑ１及びＱ３が図にお
いて領域Ｑ１を左側として領域Ｑ２内にその主面側より
配置されて形成され、領域Ｑ４及びＱ５が図において領
域Ｑ４を左側として領域Ｑ３内にその主面側より配置さ
れて形成され、また領域Ｑ３内の図において領域Ｑ４の
左側位置及び領域Ｑ４及び０５間の位置にそれぞれ主面
側よりＰ＋型領域５２及び５３が形成されている。Region Q2 is formed in a layered manner, regions Q1 and Q3 are arranged in region Q2 from the main surface side with region Q1 on the left side in the figure, and regions Q4 and Q5 are formed in region Q3 with region Q4 on the left side in the figure. P+ type regions 52 and 53 are formed from the main surface side at the left side of region Q4 and between regions Q4 and 05 in the drawing in region Q3, respectively.

更に入力端子Ｂが領域５２より導出され、一端がＱ５に
接続された導体４０の他端が領域５３に接続され、更に
領域３内の領域５３及び０５間の位置にＮ＋型領領域５
４Ｑ３の実効部５９を挟設するように配置され、しかも
領域Ｑ５の領域Ｑ３に連接する面積を領域Ｑ４の領域Ｑ
３に連接する面積より小さくした構成を有している。Further, input terminal B is led out from region 52, one end of the conductor 40 is connected to Q5, and the other end is connected to region 53, and furthermore, an N+ type region 5 is located between regions 53 and 05 in region 3.
The area that is arranged so as to sandwich the effective portion 59 of 4Q3 and that is connected to the area Q3 of the area Q5 is the area Q of the area Q4.
It has a structure that is smaller than the area connected to No. 3.

このような構成によると領域Ｑｌ、領域Ｑ２の領域Ｑ１
及び０３間の実効部５５、及び領域Ｑ２の実効部５５及
び領域５２間の領域Ｑ３の実効部５６をそれぞれエミッ
タ、ベース及びコレクタとするトランジスタＴ１が、領
域Ｑ２．Ｑ４、及び領域Ｑ３の領域Ｑ２及び０４間の実
効部５７をそれぞれエミッタ、コレクタ及びベースとす
るトランジスタＴ２が、領域Ｑ ２．Ｑ ５、及び領域
Ｑ３の領域Ｑ２及び０５間の実効部５８をそれぞれエミ
ッタ、コレクタ及びベースとするトランジスタＴ３がそ
れぞれ構成されている。According to such a configuration, the area Q1 of the area Ql and the area Q2
The transistor T1 has an effective part 55 between the regions Q2, . A transistor T2 whose emitter, collector, and base are the effective portion 57 between the regions Q2 and 04 of the region Q4 and the region Q3 is connected to the region Q2. Transistors T3 each have an emitter, a collector, and a base of Q5 and the effective portion 58 between the regions Q2 and 05 of the region Q3.

トランジスタＴ１のコレクタが領域Ｑ３によってトラン
ジスタＴ２及びＴ３のべ−スに連結されているのは第１
図、第２図で示した従来のトランジスタ回路装置と同様
である。The collector of transistor T1 is connected to the bases of transistors T2 and T3 by region Q3.
This is similar to the conventional transistor circuit device shown in FIGS.

従来のトランジスタ回路装置と本考案との違いは下記の
点である。The differences between the conventional transistor circuit device and the present invention are as follows.

■ トランジスタＴ３のコレクタとベース間を接続して
いる点 ■ 領域Ｑ３のＮ＋領域５４が設けられた部分の実効部
５９を挟設している点 ■ 領域Ｑ５の領域Ｑ３に連接する面積が領域Ｑ４の領
域Ｑ３に連接する面積よりも小さくしている点 ■に示した点は領域Ｑ３における実効部５６及び５８間
の抵抗値を実効部５６及び５７間のそれに比して、単に
距離が長くなった今以上に積極的に大きくして、トラン
ジスタＴ３のベース直列抵抗をトランジスタＴ２のそれ
よりも大きくさせるために設けたものである。■ The point where the collector and base of the transistor T3 are connected ■ The point where the effective part 59 of the region Q3 where the N+ region 54 is provided is sandwiched ■ The area of the region Q5 connected to the region Q3 is the region Q4 The point shown in (2), which is smaller than the area connected to area Q3, is simply because the distance is longer than the resistance value between effective parts 56 and 58 in area Q3 compared to that between effective parts 56 and 57. This is provided in order to make the base series resistance of the transistor T3 larger than that of the transistor T2 by increasing it more aggressively than now.

トランジスタＴ３のベースの抵抗をトランジスタＴ２の
それより大きくするためには、第４図に示した領域Ｑ４
と領域Ｑ５との間の距離を大きく設けることでも可能で
あるが、この技術はトランジスタ回路装置の占有面積が
大きくなる欠点がある。In order to make the resistance of the base of the transistor T3 larger than that of the transistor T2, the area Q4 shown in FIG.
Although it is possible to increase the distance between the transistor circuit device and the region Q5, this technique has the disadvantage that the area occupied by the transistor circuit device becomes large.

この点本考案はトランジスタ回路装置の占有面積をほぼ
大きくすることなく、トランジスタＴ３のベースの抵抗
を大きくする技術を開示したものである。In this regard, the present invention discloses a technique for increasing the resistance of the base of the transistor T3 without substantially increasing the area occupied by the transistor circuit device.

■に示した点はトランジスタＴ２のコレクタの電流吸収
面積をトランジスタＴ３のそれよりも大きくさせるため
に設けたものである。The point shown in (2) is provided to make the current absorption area of the collector of the transistor T2 larger than that of the transistor T3.

したがって第３図及び第４図で示した本考案の構成を等
価回路で表わせば、第５図に示すようになる。Therefore, if the structure of the present invention shown in FIGS. 3 and 4 is represented by an equivalent circuit, it will be as shown in FIG. 5.

このような構成によれば、トランジスタＴＩ、Ｔ２及び
Ｔ３が第１図の回路装置と同様の作用をすることは明ら
かである。It is clear that with such a configuration, the transistors TI, T2 and T3 function in a similar way to the circuit arrangement of FIG.

即ちトランジスタＴ２及びＴ３の導通状態においては、
トランジスタＴ１より供給されるベース駆動電流の大部
分が導体４０を通ってトランジスタＴ３のコレクタした
がって領域Ｑ５に吸収され、よってこの分トランジスタ
Ｔ２及びＴ３のベースに対するベース駆動電流が小さく
なるものである。That is, in the conducting state of transistors T2 and T3,
Most of the base drive current supplied by transistor T1 is absorbed through conductor 40 into the collector of transistor T3 and thus into region Q5, thereby reducing the base drive current to the bases of transistors T2 and T3.

この様にしてトランジスタＴ３に吸収されるベース駆動
電流の大部分はトランジスタＴ３のコレクタ電流として
流れるものであるが、これに基づきトランジスタＴ３の
ベース及びエミッタ間に生ずる電圧が決まる。Most of the base drive current absorbed by the transistor T3 in this manner flows as the collector current of the transistor T3, and the voltage generated between the base and emitter of the transistor T3 is determined based on this.

一方トランジスタＴ２及びＴ３は共通の領域Ｑ２及びＱ
３を含んで構成されているので両者の電流増巾率、ベー
ス及びエミッタ間電圧等の特性を互に等しいものとして
構成できる。On the other hand, transistors T2 and T3 share a common region Q2 and Q
3, the characteristics such as current amplification rate and voltage between base and emitter can be made equal to each other.

本考案のトランジスタ回路装置の動作上の特徴は以下に
示すとおりとなる。The operational characteristics of the transistor circuit device of the present invention are as follows.

出力端子Ｃ１にトランジスタＴ１と同様の構成と接続関
係を有する負荷回路が接続される場合、Ｔ２のコレクタ
には、上記負荷回路からの電流が流れ、Ｔ３のコレクタ
には、トランジスタＴ１からの電流が流れるわけである
が、Ｔ２とＴ３の両トランジスタの特性が揃っているの
で、はぼ同じベース電流で、はぼ同じコレクタ電流を流
し得る。When a load circuit having the same configuration and connection relationship as the transistor T1 is connected to the output terminal C1, a current from the load circuit flows to the collector of T2, and a current from the transistor T1 flows to the collector of T3. However, since the characteristics of both transistors T2 and T3 are the same, it is possible to flow approximately the same collector current with approximately the same base current.

ところで、トランジスタＴ３は前述のようにベースとコ
レクタが接続され、その帰還ループにより余分なベース
電流はコレクタへ流れるので、トランジスタのベース電
荷が過剰となる飽和状態に入ることがない。By the way, the base and collector of the transistor T3 are connected as described above, and the feedback loop allows excess base current to flow to the collector, so that the base charge of the transistor does not enter a saturation state where it becomes excessive.

トランジスタのＴ２にも同じ値のベース電流と、はぼ同
じ値のコレクタ電流が流れるので、トランジスタＴ２も
飽和状態に入ることがない。Since a base current of the same value and a collector current of approximately the same value flow through the transistor T2, the transistor T2 also does not enter a saturated state.

しかしながら、トランジスタＴ２とＴ３が全く同じ構成
の場合は、トランジスタＴ２のベース供給電流は負荷回
路を駆動するのにぎりぎりの電流値であって、全く余裕
がない。However, if the transistors T2 and T3 have exactly the same configuration, the current supplied to the base of the transistor T2 is a current value that is barely enough to drive the load circuit, and there is no margin at all.

そこで、トランジスタＴ２のコレクタ面積をトランジス
タＴ３のコレクタ面積より大きくすれば、トランジスタ
Ｔ３のコレクタ吸収電流よりトランジスタＴ２のコレク
タ吸収電流を大きくできて余裕ができる。Therefore, if the collector area of the transistor T2 is made larger than the collector area of the transistor T3, the collector absorption current of the transistor T2 can be made larger than the collector absorption current of the transistor T3, thereby creating a margin.

しかし、トランジスタＴ２のコレクタ面積をあまり大き
くすることは、トランジスタの占有面積が大きくなり、
集積度を高めるのに障害となるので、この点での改善に
は限度がある。However, increasing the collector area of transistor T2 too much increases the area occupied by the transistor.
Since this becomes an obstacle to increasing the degree of integration, there is a limit to improvement in this respect.

本考案はトランジスタＴ２のコレクタ吸収電流を大きく
するための改善点として更に工夫をこらしている。The present invention is further improved to increase the collector absorption current of the transistor T2.

すなわち、トランジスタＴ３のベースに直列抵抗を挿入
することによりトランジスタＴ３のベース電流を制限し
て、トランジスタＴ２のコレクタ吸収電流を更に大きく
するようにしたものである。That is, by inserting a series resistor into the base of the transistor T3, the base current of the transistor T3 is limited, and the collector absorption current of the transistor T2 is further increased.

更に、トランジスタＴ３のベース直列抵抗を大きくする
と、付随的にトランジスタＴ３はベース抵抗が入った分
だけ動作速度が遅くなり、その分だけトランジスタＴ２
の動作速度が早くなる効果を有する。Furthermore, if the base series resistance of the transistor T3 is increased, the operation speed of the transistor T3 will be slowed down by the addition of the base resistance, and the operation speed of the transistor T2 will be reduced by that amount.
This has the effect of increasing the operating speed.

これは、トランジスタＴ３が導通になるまでの時間、ト
ランジスタＴ２のベース電流は大きい値に保たれるから
である。This is because the base current of the transistor T2 is maintained at a large value until the transistor T3 becomes conductive.

以上説明したように本考案のトランジスタ回路装置はス
イッチング時間を小さくするとともにトランジスタＴ２
のコレクタ吸収電流を大きくしたものである。As explained above, the transistor circuit device of the present invention reduces the switching time and also reduces the switching time of the transistor T2.
The collector absorption current is increased.

後者の点はトランジスタＴ１からの駆動電流に対し、負
荷電流が多少大きくてもこれを十分に吸収でき、動作余
裕度の大きい回路装置が得られ、全体の回路装置は歩留
り良く容易に構成できる特徴を有する。The latter point is that even if the load current is somewhat large compared to the drive current from the transistor T1, it can be sufficiently absorbed, a circuit device with a large operating margin can be obtained, and the entire circuit device can be easily constructed with high yield. has.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案の基礎となるトランジスタ回路装置を模
式的に示す図、第２図はその等何回路、第３図及び第４
図は本考案によるトランジスタ回路装置の実施例を示す
平面図及びその断面図、第５図はその等価回路図である
。 図中 Ｑ１〜Ｑ５は第１〜第５の半導体領域、Ｔ１〜Ｔ
３は第１〜第３のトランジスタ、Ａは電源端子、Ｂは入
力端子、Ｃ１は出力端子、４０は導体、５６゜５７．５
８及び５９は実効部をそれぞれ示す。Fig. 1 is a diagram schematically showing a transistor circuit device which is the basis of the present invention, Fig. 2 shows its circuits, Figs.
The figures are a plan view and a sectional view showing an embodiment of a transistor circuit device according to the present invention, and FIG. 5 is an equivalent circuit diagram thereof. In the figure, Q1 to Q5 are the first to fifth semiconductor regions, T1 to T
3 are first to third transistors, A is a power supply terminal, B is an input terminal, C1 is an output terminal, 40 is a conductor, 56° 57.5
8 and 59 indicate effective parts, respectively.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第１の導電型式を有する第１の半導体領域と、該第１の
半導体領域に連接している第２の導電型式を有する第２
の半導体領域と、該第２の半導体領域に連接している第
１の導電型式を有する第３の半導体領域とを有して、上
記第１．第２及び第３の半導体領域にて第１のトランジ
スタが構成され、上記第３の半導体領域に連接している
第２の導電型式を有する少くとも２個の第４及び第５の
半導体領域を有して、上記第２．第３及び第４の半導体
領域にて第２のトランジスタが、上記第２．第３及び第
５の半導体領域にて第３の１−ランジスタがそれぞれ構
成されたトランジスタ回路装置において、上記第５の半
導体領域が上記第３の半導体領域に電気的に接続され、
上記第３の半導体領域に設けられたベース電極から上記
第５の半導体領域に至る上記第３の半導体領域の電気抵
抗が、上記第４の半導体領域と上記第５の半導体領域と
の間になる上記第３の半導体領域の実効部を挟設して、
上記第３の半導体領域に設けられたベース電極から上記
第４の半導体領域に至る上記第３の半導体領域の電気抵
抗より大きくなるように形成し、上記第５の半導体領域
の上記第３の半導体領域に連接する面積を上記第４の半
導体領域の上記第３の半導体領域に連接する面積より小
さくするように形成する事を特徴とするトランジスタ回
路装置。a first semiconductor region having a first conductivity type; and a second semiconductor region having a second conductivity type connected to the first semiconductor region.
a third semiconductor region having a first conductivity type connected to the second semiconductor region; A first transistor is configured in the second and third semiconductor regions, and at least two fourth and fifth semiconductor regions having a second conductivity type are connected to the third semiconductor region. Comprising the above-mentioned No. 2. The second transistor is connected to the second transistor in the third and fourth semiconductor regions. In a transistor circuit device in which a third 1-transistor is configured in a third and a fifth semiconductor region, the fifth semiconductor region is electrically connected to the third semiconductor region,
The electrical resistance of the third semiconductor region from the base electrode provided in the third semiconductor region to the fifth semiconductor region is between the fourth semiconductor region and the fifth semiconductor region. sandwiching the effective part of the third semiconductor region,
The electrical resistance of the third semiconductor region is greater than the electrical resistance of the third semiconductor region from the base electrode provided in the third semiconductor region to the fourth semiconductor region, and the electrical resistance of the third semiconductor region of the fifth semiconductor region is A transistor circuit device characterized in that an area of the fourth semiconductor region connected to the third semiconductor region is formed to be smaller than an area of the fourth semiconductor region connected to the third semiconductor region.