JPS583301Y2 - semiconductor equipment - Google Patents

Description

【考案の詳細な説明】 本考案は半導体装置、さらに詳しく言えばシリコン表面
に寄生チャンネルが生じないように表面チャンネルスト
ッパーを施こした高耐圧プレーナ形半導体装置に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and more specifically, to a high voltage planar semiconductor device having a surface channel stopper to prevent the formation of parasitic channels on the silicon surface.

高耐圧プレーナ形半導体装置では、ＰＮ接合表面を被覆
する純縁膜が高耐圧分布を良好に得るために、一般に表
面電荷密度が低くなるような方法、および条件に選んで
形成されること、半導体装置の動作バイアスが高くなる
ことのために、Ｓｉ表面に寄生チャネルが生じ易い。In high-voltage planar semiconductor devices, in order to obtain a good high-voltage distribution, the pure film covering the PN junction surface is generally formed using a method and under conditions that reduce the surface charge density. Due to the high operating bias of the device, parasitic channels are likely to occur on the Si surface.

特に、等価的にＭＯＳＦＥＴが構成され、チャネルリー
ク電流が生じるときに、問題となる。In particular, this becomes a problem when a MOSFET is equivalently configured and channel leakage current occurs.

対策としては寄生ＭＯ８ＦＥＴがターンオンしないよう
に寄生チャネルのどこか一部に、高ターンオン電圧化を
有する領域を設ければよいわけで、従来、寄生チャネル
の生じる領域の１部にバルクと同電導形不純物による高
濃度領域を設ける方法がよく使用されている。As a countermeasure, it is sufficient to provide a region with a high turn-on voltage somewhere in the parasitic channel to prevent the parasitic MO8FET from turning on. A method of providing a high concentration region using impurities is often used.

この方法は高不純物濃度にすることによる寄生ＭＯ８Ｆ
ＥＴの高ターンオン電圧化を期待しているわけであるが
、熱拡散工程を経過すると濃度が低下する高濃度領域は
普通、比較的拡散工程の終わりに近いところで形成され
るため、高不純物濃度領域表面を被覆する５１０２膜は
一般に薄くなる。This method uses a high impurity concentration to prevent parasitic MO8F.
Although we hope to achieve a high turn-on voltage for ET, the high impurity concentration region, whose concentration decreases after the thermal diffusion process, is usually formed relatively close to the end of the diffusion process. The 5102 membrane covering the surface is generally thin.

ＭＯＳＦＥＴのターンオン電圧ｖＴは（１）式からも分
かるように、基板の不純物濃度の他に、絶縁膜の容量に
も関係するため、上記の方法では十分高い、ターンオン
電圧■Ｔが常に得られるとは限らない。As can be seen from equation (1), the turn-on voltage vT of a MOSFET is related to the capacitance of the insulating film as well as the impurity concentration of the substrate. is not limited.

ＶＦＢ’フラットバンド電圧 φＦ：フエルミ電位ＱＢ
：バルタ電荷量 ＣｏＸ：絶縁膜容量また、膜厚が薄い
だけに高濃度領域表面は外部イオン汚染に対して保護効
果も少ない。VFB' flat band voltage φF: Fermi potential QB
: Baltaic charge amount CoX: Insulating film capacitance Also, since the film thickness is thin, the surface of the high concentration region has little protection effect against external ion contamination.

寄生ＭＯ８ＦＥＴ動作が生じるのは表面構造において等
価的にＭＯ８構造が成立するためであるとも云える。It can also be said that the parasitic MO8FET operation occurs because the MO8 structure is equivalently established in the surface structure.

表面チャネルを切断したい部分の表面に等価的ＭＯ８構
造が成立し得ない表面構造にすれば、上記高濃度法と同
様な効果が得られる。If the surface structure is such that an equivalent MO8 structure cannot be established on the surface of the portion where the surface channel is to be cut, the same effect as the above-mentioned high concentration method can be obtained.

そのような方法として種々前らなれるが、外部イオン汚
染に対する表面保護効果を持たせることも配慮するとメ
タル（Ｍｅｔａｌ）−シリコン（Ｓｉｌｉ−ｃｏｎ ）
構造（以下ＭＳ構造と呼ぶ）にするのが実用性が高いと
考えられる。There are various methods to do this, but metal-silicon (metal)-silicon (metal) and silicon (metal-silicon)
A structure (hereinafter referred to as MS structure) is considered to be highly practical.

本考案の目的は、上記考察に基づき、ＭＳ構造により動
作を安定化できる半導体装置を提供することにある。Based on the above considerations, an object of the present invention is to provide a semiconductor device whose operation can be stabilized by an MS structure.

前記目的を達成するために本考案による半導体装置は、
素子内に複数個のＰＮ接合を有し、接合表面を絶縁膜に
て被覆するプレーナ形サイリスクにおいて、阻止ＰＮ接
合の低不純物濃度側表面近傍に、前記素子Ｐ Ｎ接合を
全周にわたって平面的に完全に取り囲むように基板にオ
ーム性接続した金属層を設けて構成されている。In order to achieve the above object, the semiconductor device according to the present invention has the following features:
In a planar type silicon risk that has a plurality of PN junctions in the element and covers the junction surface with an insulating film, the element PN junction is flattened over the entire circumference near the surface on the low impurity concentration side of the blocking PN junction. It is constructed by providing a metal layer that is ohmically connected to the substrate so as to completely surround it.

Ｆ記構成によれば外部イオン汚染に対する充分な保護効
果を持たセた状態で等測的ＭＯ８構造が成立するのを阻
止することができ本考案の目的を完全に達成することが
できる。According to the configuration F, it is possible to prevent the establishment of an isometric MO8 structure while having a sufficient protection effect against external ion contamination, and the purpose of the present invention can be completely achieved.

以−ト図面を参照して本考案をさらに詳しく説明する。The present invention will be explained in more detail with reference to the following drawings.

第１図は横型ン□シ・−ナサイリスタに本髭案による〜
ＩＳ構造を実施した例を示すもので、製造」：程は以下
の通りになる。Figure 1 is a horizontal N□shi--Nasairista based on this beard plan.
This is an example of implementing the IS structure, and the manufacturing process is as follows.

先ず、Ｎ形単結晶シリコン基板１の両面に５ｉ０２膜２
ａ、２ｂ（２ｂは記載なし）を形成し、裏面５ｉｎ２膜
’ｌ ｂをフォトレジストで保護し、表面５ｉＯＪ２ａ
の所定の部分にフォトエツチング技術で孔を開け、ボロ
ン等Ｐ形不純物を数ミクロンメートルないし、十数ミク
ロン熱拡散し、拡散層３ａおよび３ｂを形成する。First, a 5i02 film 2 is formed on both sides of an N-type single crystal silicon substrate 1.
a, 2b (2b is not described), protect the back side 5in2 film'l b with photoresist, and cover the front side 5iOJ2a.
A hole is made in a predetermined portion of the substrate by photoetching technique, and P-type impurities such as boron are thermally diffused to a thickness of several micrometers to more than ten micrometers to form diffusion layers 3a and 3b.

熱拡散中Ｓ ｉ ０２膜２ａの孔には新しい５ｉ０２膜
（記載なし）が形成される。During thermal diffusion, a new 5i02 film (not shown) is formed in the pores of the Si02 film 2a.

再びフォトエツチング技術により、拡散層３ｂの中の所
定部分とスクライブライン相当部分の８１０２膜２ａに
孔を開ける。Using the photoetching technique again, holes are made in the 8102 film 2a at a predetermined portion in the diffusion layer 3b and at a portion corresponding to the scribe line.

そのとき裏面のＳ ｒ ０２膜２ｂは除去する。At this time, the S r 02 film 2b on the back surface is removed.

リン等Ｎ形不純物を熱波ＲＩＩＬ、拡散層４ａ、４ｂを
第１図のように形成する。An N-type impurity such as phosphorus is heated by RIIL to form diffusion layers 4a and 4b as shown in FIG.

熱拡散中孔には新しいＳｉｎ、、膜が形成される。A new Sin film is formed in the heat diffusion pores.

さらに５１０２膜２ａの所定の部分にフォトエツチング
技術により、孔を開け、リン等Ｎ形不純物を熱拡散し、
拡散層５を形成する。Furthermore, holes are made in a predetermined portion of the 5102 film 2a by photoetching technology, and N-type impurities such as phosphorus are thermally diffused.
A diffusion layer 5 is formed.

スクライブ線、および拡散層３ａ、３ｂ、４゜５の所定
の部分のＳｉｎ、、膜２ａにフォトエツチング技術によ
り孔を開け、メタライズ技術によりＡ−１等単層もしく
は、Ｐ ｔ −Ｔ ｉ −Ａ ｕ等多層のアノード電極
６ａ、カソード電極６ｂ、ケート電極６Ｃおよびメタル
リング７を形成する。Holes are made in the scribe line and predetermined portions of the diffusion layers 3a, 3b, 4.degree. 5 in the Sin film 2a by photoetching technology, and a single layer such as A-1 or Pt-Ti-A is formed by metallization technology. A multilayer anode electrode 6a, a cathode electrode 6b, a cathode electrode 6C, and a metal ring 7 are formed.

ここで形成されたメタルリング７は本考案の構造による
ものであり、拡散層５を介して、基板１とオーム性接続
されている。The metal ring 7 formed here has a structure according to the present invention, and is ohmically connected to the substrate 1 via the diffusion layer 5.

このＭＳ構造は基板１とメタルリング７が、拡散層５を
介してオーム性接続し、その表面構造がメタル−シリコ
ン構造になっていることか重要であり、また第１図の場
合では拡散層３ａと基板１とからなるＰＮ接合を完全に
取り囲んでいることが必要である。This MS structure is important because the substrate 1 and the metal ring 7 are ohmically connected via the diffusion layer 5, and the surface structure is a metal-silicon structure. It is necessary to completely surround the PN junction consisting of 3a and substrate 1.

この部分に形成された基板より高濃度な拡散層５の主た
る働きは、寄主チャネルを切断することではなく、メタ
ルリング７がオーム性接続するように高表面濃度をうえ
るために設けるものである。The main function of the diffusion layer 5 formed in this portion, which is higher in concentration than the substrate, is not to cut the host channel, but is provided to increase the high surface concentration so that the metal ring 7 is ohmically connected.

したがってＮ形不純物濃度が比較的高く、メタルリング
γが直接オーム性接続する場合は拡散層５を形成する必
要はない。Therefore, if the N-type impurity concentration is relatively high and the metal ring γ is directly ohmically connected, it is not necessary to form the diffusion layer 5.

本実施例ではＮ形波散層４ａ、４ｂと層５に態別に形成
したが、この方法に限られるものではなく、Ｌ記の説明
の主旨に従うものであれば他の方法でもよく、例えば、
両者を同時に形成してもよいことは勿論である。In this embodiment, the N-type wave dispersion layers 4a and 4b and the layer 5 are formed separately, but the method is not limited to this, and other methods may be used as long as they comply with the gist of the explanation in Section L. For example,
Of course, both may be formed at the same time.

同時に形成した場合、拡散層５は１三表面に対して平行
な方向へ向っても熱拡散するので、所定の耐圧を得るた
めには、Ｆｌｊ ３ ａと層３ｂをより離して形成する
必要がある。If they are formed at the same time, the diffusion layer 5 will undergo thermal diffusion even in the direction parallel to the 13 surface, so in order to obtain a predetermined withstand voltage, it is necessary to form the Flj 3 a and the layer 3 b further apart. be.

またそれに起因する素子設計上の不都合が生じる場合も
ある。In addition, this may cause problems in device design.

第２図は縦形プし・−ナサイリスクに本考案によるＭＳ
構造を実施したもので、製造工程は以ドの通りである。Figure 2 shows the MS according to the present invention in vertical type
The structure has been implemented, and the manufacturing process is as follows.

Ｎ形単緋晶シリコン基板１の両面に５Ｉ０２膜２ａ１お
よび２ｂ（２ｂは記載なし）を形成し、フォトエツチン
グ技術により５ｔ０２膜２ａ 、２ｂに局部的に孔を開
け、ボロン等Ｐ形不純物を選択的に両相］より熱拡散し
、拡散層３ａ。5I02 films 2a1 and 2b (2b is not described) are formed on both sides of an N-type monocrystalline silicon substrate 1, holes are locally formed in the 5T02 films 2a and 2b by photoetching, and P-type impurities such as boron are selected. thermally diffuses from both phases], and the diffusion layer 3a.

および３ａ２を第２図に示したように拡散層３ａ。and 3a2 as the diffusion layer 3a as shown in FIG.

と層３ａ２は基板中央でぶつかるように形成する。and layer 3a2 are formed so as to collide at the center of the substrate.

拡散中、ＳＩＯ□膜２ａ、２ｂの孔には新しいＳｉＯ２
膜が形成する。During the diffusion, new SiO2 is formed in the pores of the SIO□ films 2a and 2b.
A film forms.

フォトエツチング技術により、５ｉ０２膜２ａに孔を開
ける。A hole is made in the 5i02 film 2a by photo-etching technique.

そのとき裏面のＳｉＯ□膜２ｂを全面除去する。At this time, the SiO□ film 2b on the back surface is completely removed.

ボロン等Ｐ形不純物を熱拡散し、層３ｂおよび層３ａ３
を形成する。P-type impurities such as boron are thermally diffused to form layers 3b and 3a3.
form.

拡散中裏面およびＳｉｎ、、膜２ａの孔には新しいＳｉ
Ｏ□膜が形成される。During diffusion, new Si is formed on the back surface and in the pores of the film 2a.
An O□ film is formed.

裏面をフォトシ・シストで保護し、表面のＳ Ｉ０２膜
２ａの所定の位置に孔を開け、リン等Ｎ形不純物を拡散
し層４ａ、４ｂおよび５を形成する。The back surface is protected with a photo-sist, holes are made at predetermined positions in the S I02 film 2a on the front surface, and N-type impurities such as phosphorus are diffused to form layers 4a, 4b and 5.

ここで形成される層４ａはカソード、層５は本考案によ
る後述のメタルリンクをＳｉ表面とオーム性接続させる
ために必要な表面濃度を与えるために設けるものである
。The layer 4a formed here is a cathode, and the layer 5 is provided to provide a surface concentration necessary for ohmically connecting a metal link according to the present invention, which will be described later, to the Si surface.

この拡散層５は本実施例のように、層４ａ、４ｂと同時
に形成することに限る必要はなく、それらより浅い拡散
層として別に形成してもよい。The diffusion layer 5 need not be formed simultaneously with the layers 4a and 4b as in this embodiment, but may be formed separately as a shallower diffusion layer.

さらにフォトエツチング技術によりＳ ＋ ０２膜２ａ
に層３１）。Furthermore, the S + 02 film 2a is formed using photoetching technology.
layer 31).

４ａおよび５に接続する孔およびスクライブ線の８１露
出部分を設け、Ａ Ｉ ％、単層、もしくはＰｔＴｉ−
Ａｕ等多層の電極５ｃ 、６ｂおよびメタルリング７を
メタライズ技術により形成する。Provide 81 exposed portions of holes and scribe lines connecting to 4a and 5, A I %, single layer, or PtTi-
Multilayer electrodes 5c, 6b such as Au and metal ring 7 are formed by metallization technology.

ここで形成された電極６ｃはゲート、電極６ｂはカソー
ドであり、メタルリング７は、本考案の構造によるもの
である。The electrode 6c formed here is a gate, the electrode 6b is a cathode, and the metal ring 7 has the structure of the present invention.

この第２図に示すサイリスクは縦形であるからアノード
電極は第２図の３ａ３の部分に形成される。Since the silisk shown in FIG. 2 is vertical, the anode electrode is formed at a portion 3a3 in FIG.

メタルリング７の主要な働きは第１図の実施例で述べた
のと同じく表面層に層３ａ、をソース、層３ｂをドレイ
ンとして、もしくはその逆の形で生ずる寄生ＭＯ８ＦＥ
Ｔの表面チャネルを切断し、半導体装置の特性を安定化
させることにある。The main function of the metal ring 7 is the same as described in the embodiment shown in FIG.
The purpose of this method is to cut the surface channel of T and stabilize the characteristics of the semiconductor device.

本実施例の場合もＭＳ表面構造を与えるメタルリング７
は層３ａ、と基板１、もしくは層３ｂと基板１とよりな
る阻止ＰＮ接合を取り囲むように設けることが必要であ
る。In the case of this example as well, the metal ring 7 giving the MS surface structure
must be provided so as to surround the blocking PN junction consisting of layer 3a and substrate 1, or layer 3b and substrate 1.

第２図の実施例について得られた測定結果を発明の詳細
な説明の末尾に掲載した表１に示す。The measurement results obtained for the example of FIG. 2 are shown in Table 1 listed at the end of the detailed description of the invention.

この表からいずれの作製条件の半導体装置においても、
本考案による構造が顕著な効果を得ていることがわかる
。From this table, for semiconductor devices under any manufacturing conditions,
It can be seen that the structure according to the present invention has achieved remarkable effects.

なお、メタルリング７は第２図の実施例のように、電極
６ｃ、６ｄと同一材料、同時形成に限る必要はなく、別
途、異質の材料にて形成してもよい。Note that the metal ring 7 does not need to be formed of the same material as the electrodes 6c and 6d at the same time as in the embodiment shown in FIG. 2, and may be formed separately of a different material.

以上詳しく説明したように本考案による判導体装置はＭ
Ｓ構造を形成するメタルリングが阻止ＰＮ接合低不純物
濃度側表面でシリコン基板とオーム性接続されかつＰＮ
接合を取り囲むように設けであるので、Ｓｉ表面層に生
ずる寄生チャンネルを切断することが可能となり等側内
ＭＯ８構造が成立するのを阻止することができる。As explained in detail above, the size conductor device according to the present invention is M
The metal ring forming the S structure is ohmically connected to the silicon substrate on the low impurity concentration side surface of the blocking PN junction, and the PN
Since it is provided so as to surround the junction, it is possible to cut the parasitic channel that occurs in the Si surface layer, and it is possible to prevent the establishment of an isolateral internal MO8 structure.

また半導体製造過程において高不純物濃度領域表面を被
覆するＳｉＯ２膜を薄くしないように配慮して製作でき
るので、外部イオン汚染に対する充分な表面保護効果を
維持することもできる。Furthermore, since the SiO2 film covering the surface of the high impurity concentration region can be manufactured without thinning during the semiconductor manufacturing process, a sufficient surface protection effect against external ion contamination can be maintained.

なお本実施例ではプレーナサイリスクにＭＳ構造を施こ
したが、本実施例に限らず横形ＰＮＰトランジスタおよ
び高耐圧半導体集積回路の表面に生じる種々の寄生ＭＯ
８ＦＥＴのターンオンを阻止するためにも応用できる。In this example, the MS structure is applied to the planar silicon risk, but this is not limited to this example.
It can also be applied to prevent turn-on of 8FET.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案によるＭＳ構造を横形プレーナサイリス
クに実施した例を示す構造図、第２図は本考案によるＭ
Ｓ構造を縦形プレーナサイリスクに実施した例を示す構
造図である。 １・・・・・・Ｎ形シリコン単結晶基板、膜、３ａ、３
ｂ・・・・・・Ｐ漸拡散層、３３ａ３・・・・・−Ｐ漸
拡散層、４ ａ ＋ ４ ｂ ＋散層、６ａ、６ｂ、６
ｃ・・・・・・電極、リング。 ２ａ・・・・・・絶縁 ａｌ、３ａ２＋ ５・・・・・・Ｎ形波 ７・・・・・・メタルFigure 1 is a structural diagram showing an example of the MS structure according to the present invention applied to a horizontal planar silisk, and Figure 2 is a structural diagram showing the MS structure according to the present invention.
It is a structural diagram showing an example in which the S structure is implemented in a vertical planar silisk. 1...N-type silicon single crystal substrate, film, 3a, 3
b...P gradual diffusion layer, 33a3...-P gradual diffusion layer, 4 a + 4 b + diffused layer, 6a, 6b, 6
c... Electrode, ring. 2a...Insulated Al, 3a2+ 5...N-type wave 7...Metal

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 素子内に複数個のＰＮ接合を有し、接合表面を絶縁膜に
て被覆するプレーナ形サイリスクにおいて、阻止ＰＮ接
合の低不純物濃度側表面近傍に、前記阻止ＰＮ接合を全
周にわたって平面的に完全に取り囲むように基板にオー
ム性接続した金属層が設けられていることを特徴とする
半導体装置。In a planar silicon risk device that has a plurality of PN junctions in the element and covers the junction surface with an insulating film, the blocking PN junction is placed near the surface on the low impurity concentration side of the blocking PN junction in a planar manner over the entire circumference. 1. A semiconductor device characterized in that a metal layer ohmically connected to a substrate is provided so as to surround the substrate.