JPS583119A - Waveform converting circuit for disc reproducer - Google Patents

Abstract

PURPOSE:To perform compensation of asymmetry with high accuracy, by detecting the maximum inverting interval only with the data frame signal part including the maximum inverting period. CONSTITUTION:When the revolving speed of a disc is increased and the maximum inverting interval of a signal S0 is shorter than a specified value, a clock pulse from a clock generating circuit 50 is applied to a down-count terminal of an up/down counter 61 through a gate circuit 74 and a switching circuit 64 and the count value is decreased. Thus, an output voltage of an output processing circuit 62 is reduced and the revolving speed of a motor is decreased. A clock pulse when an output of a D flip-flop circuit 40 goes to ''1'' is applied to an up or down count terminal of an up/down counter 71 and control is made to correct the phenomenon of asymmetry. A counter 21 detects the inverting interval at the frame synchronizing signal part with a signal from a swtich circuit 30.

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明は例えばＰＣＭオーディオディスクなどのデジ
タル信号が記録されたディスクを再生する装置において
、再生信号からもとのｒｌＪ　ｒＯＪのデジタルデータ
を有する信号を得るための波形変換回路に関する。 ＰＣＭオーディオディスクの信号検出方式として光学式
が知られているが、この光学式のＰＣＭオーディオディ
スクの場合、記録信号によって光変調されたレーザーを
用いて、記録信号の「１」又は「０」色対応するピット
（＜ぼみ）を形成して原盤を作成するマスタリングとこ
の原盤から通常のアナログディスクと同様の方法で複製
するプレスとを経てディスクが製造される。 この場合において、上記マスタリングの条件などによっ
てビットの大きさが一様に所定量だけずれ、その結果、
記録信号のオン・オフ比が５０％にならない現象、すな
わち記録信号の「１」である期間の長さく正極性の反転
間隔）と「０」である期間の長さく負極性の反転間隔）
が同じであるときに、再生信号のそれらが同じにならな
い現象（アシンメトリ−と称する）が生じる。つまり、
再生系の波形変換回路において再生信号をパルス信号に
変換したときに、パルス幅が記録信号と異なったものと
なり、その結果、再生データの復調などの処理が正しく
されなくなる問題点が生じる。従来では、ディスクから
読取られた信号を波形変換回路としての比較器に供給し
て波形変換する場合Ｋ、比較用の基準レベル（スレッシ
ョールドレベル）を手動で調整することによって上述の
問題点を克服していた。したがって調整操作が煩しかっ
た。このため再生信号を用いて、この再生信号のアシン
メトリ−を補正できるようにする装置が本出願人により
先に提案され友。 この発明の理解を容易にする定めに、この先の装置につ
いて説明しよう。 なお、オーディオＰＣＭ信号をディスクに記録する場合
、角速度一定で記録するのではなく、記録密度を高くす
ることがら線速ＩＷ一定で記録する方法が一般に用いら
れており、この線速度一定の記録がなされたディスクは
、やけり線速度一定で再生する必要があるので、以下に
述べる先の装置においては、再生信号な用いてこの線速
度一定の制御をなすようにしている。 また、ＰＣＭ信号を記録する場合の次の点が考慮されて
いる。 オーディオＰＣＭ信号ケ記録するに当たって、双変調や
ｍ変調などのキャリア変調方式にならないベースバンド
で記録する場合、通常ランレングスリミテッドコード（
ｒｕｎ　ｌｅｎｇｔｈ　１１ｍ１ｔｅｄ　ｃｏｄｅ）の
変調方法が用いられる。この変調方法は「ｏ」又は「１
」のデータに関して２つのデータの遷移（トランジショ
ン）間の最小反転間隔Ｔｍ１ｎを長くして記録効率ケ高
くするとともに、量大反転間隔Ｔｍａｘを短いものとし
て、再生側におけるセルフクロックの容易化を図るもの
である。 そして、この先の装置では最大又は最小の反転間隔の、
線速度が基準のものとなっているときの基準値からのず
れを検出し、これを情報として速度サーボ及びアシンメ
トリ−の補正をするようにする。 さらに、この場合、最大反転間隔ＴｍａＸが連続する変
調出力は、通常の変調によっては現われないことを利用
して、第３図に示すように、最大反転間隔’Ｉ’ｍａｘ
が２回連続する、っ１り正、負極性として現われるビッ
トパターンをフレーム同期信号としている。そこで、こ
のフレーム同期信号が１フレ一ム期間中に必ず現れるこ
とを考慮して最大反転間隔Ｔｍａｘが基準値となるよう
に制御する。 なお、例えば最大反転間隔ＴｍａＸけ５．５Ｔ（Ｔけ入
力データのビットセルの期間）とされている。 第１図はこの先に提案した再生装置の一例の系統図を示
すものである。 図において、（１）は光検出器で、これよりけほぼ正弦
波状になまった波形の再生ＰＣＭ信号ＳＰが得られる。 この信号８ｐはアンプ（２）を通じて比較回路（３）に
供給され、スレッショールド電圧ｖＴと比較されて、記
録信号のｒｌＪ　ｒＯＪ［対応した出力信号Ｓｏが得ら
れ、出力端子ａηに導出される。 この出力信号Ｓｏけ、また、最大反転間隔Ｔｍａｘのｔ
ａｌ−（ｎ検出回路（４）に供給されるとともに、信号
もがインバータ（５）にて反転された信号配が最大反転
間隔Ｔｍａｘの第２の検出回路（６）に供給される。 これら第１及び第２の検出回路（４）及び（６）は、そ
れぞれ鋸歯状波形成回路ｒ４Ａ）（６Ａ）とピークホー
ルド回路（４Ｂ）（６Ｂ）とからなっている。鋸歯状波
形成回路（４Ａ）は、比較回路（３）の出力信号ｓ□の
「１」の区間で一定の傾きをもってレベルが徐々に増加
する鋸歯状波ＳＡ１を発生する。一方、鋸歯状波形成回
路（６Ａ）　ｌｄ出力信号Ｓｏの「０」の区間で回路（
４Ａ）と同一の傾きをもってレベルが徐々に増加する鋸
歯状波ＳＡ２を発生する。ピークホールド回路（４Ｂ）
（６Ｂ）　［オいてけ各鋸歯状波ＳＡ１，８Ａ２のピー
クレベルがホールドされる。 これらピークホールド回路（４Ｂ）及び（６Ｂ）の出力
信号すなわち第１及び第２の検出回路（４）及び（６）
の出力信号Ｖｄ１及びＶｄ２は再生信号中の最大反転間
隔Ｔｍａｘの長さと対応するレベルとなる。したがつて
オーディオＰＣＭ信号のビットセルの所定の長さをＴと
して、５．５Ｔの反転間隔が検出回路（４）又は（６）
に供給されたときのその出力Ｖｄ１又けＶｄ２のレベル
を速度基準電圧Ｅｓとし、この速度基準電圧Ｅ８とＶｄ
工又けＶｄ２とのレベル差を検出すれば、記録時の線速
度に対するずれの量を検出することができる。この例で
は、検出回路（６）の出力Ｖｄ２と速度基準電圧Ｅｓと
がレベル比較回路（７）に供給され、出力端子（８）に
速度制御信号が得られる。 この速度制御信号は、ディスクな回転させるモータの＠
動回路に供給される。こうして、ディスクは線速度一定
で回転するようにされる。 また、検出回路（４）及び（６）の出力信号ｖｄ１及び
Ｖｄ２は減算回路（７）に供給され、両者の差の出力が
電圧発生回路（１１（例えばアンプ＞Ｋ供給され、この
電圧発生回路ａＯの出力がスレッショールド電圧ｖＴと
して比較回路ｆ３１に帰還される。 この場合、再生信号として前述のようなフレーム同期信
号が供給されたときについて説明すると、比較回路（３
）からけＩＥ２図人に示す出力信号Ｓｏが得（７）　　
・ られ、その反転信号Ｓｏけ同図Ｂのようなものとなる。 Ｌｉがって、鋸歯状波形成回路ｒ４Ａ）（６Ａ）からは
、これら信号Ｓｏ、Ｓｏのそれぞれの「１」の区間Ｋｂ
いて、所定の傾斜で徐々にレベルが増大する鋸歯状波Ｓ
ＡＩ　（第２図Ｃ）、５Ａ２（同図Ｉ））が得られる。 今、アシンメトリ−の現象が生じていないと仮定すると
、第２図Ａ及び同図Ｂにおいて実線で示すように、比較
回路（３）の出力信号Ｓｏの５．５Ｔの「０」の区間と
５．５Ｔの「】」の区間とけ等The present invention relates to a waveform conversion circuit for obtaining a signal having original rlJ rOJ digital data from a reproduced signal in an apparatus for reproducing a disc on which digital signals are recorded, such as a PCM audio disc. An optical method is known as a signal detection method for PCM audio discs, but in the case of this optical PCM audio disc, a laser that is optically modulated by the recording signal is used to detect the "1" or "0" color of the recording signal. Discs are manufactured through mastering, which creates a master disc by forming corresponding pits, and pressing, which copies copies from this master disc in the same manner as ordinary analog discs. In this case, the bit size uniformly shifts by a predetermined amount due to the mastering conditions mentioned above, and as a result,
A phenomenon in which the on/off ratio of the recording signal does not reach 50%, i.e., a long positive polarity reversal interval during which the recording signal is "1" and a long negative polarity reversal interval during which the recording signal is "0")
is the same, a phenomenon (referred to as asymmetry) occurs in which the reproduced signals are not the same. In other words,
When the reproduced signal is converted into a pulse signal in the waveform conversion circuit of the reproduction system, the pulse width becomes different from that of the recorded signal, and as a result, a problem arises in that processing such as demodulation of the reproduced data is not performed correctly. Conventionally, when a signal read from a disk is supplied to a comparator as a waveform conversion circuit to convert the waveform, the above-mentioned problem is solved by manually adjusting the reference level (threshold level) for comparison. I had overcome it. Therefore, the adjustment operation was troublesome. For this reason, the present applicant previously proposed a device that can correct the asymmetry of the reproduced signal using the reproduced signal. In order to facilitate understanding of the invention, let us now describe the apparatus. Note that when recording audio PCM signals on a disc, instead of recording at a constant angular velocity, a method of recording at a constant linear velocity IW is generally used in order to increase the recording density, and this recording at a constant linear velocity is Since it is necessary to reproduce the disc at a constant linear velocity, the above-mentioned apparatus described below uses a reproduction signal to control the linear velocity to be constant. Further, the following points are taken into consideration when recording a PCM signal. When recording audio PCM signals using a baseband that does not support carrier modulation methods such as double modulation or m modulation, run-length limited code (
A modulation method (run length 11mlted code) is used. This modulation method is "o" or "1"
'', the minimum reversal interval Tm1n between two data transitions is lengthened to increase recording efficiency, and the large amount reversal interval Tmax is shortened to facilitate self-clocking on the reproduction side. It is. In the future device, the maximum or minimum reversal interval,
When the linear velocity is the standard value, a deviation from the standard value is detected, and this is used as information to correct the speed servo and asymmetry. Furthermore, in this case, taking advantage of the fact that a modulated output with continuous maximum inversion intervals Tmax does not appear by normal modulation, as shown in FIG. 3, the maximum inversion interval 'I'max
A bit pattern that appears twice in a row, with one positive polarity and one negative polarity, is defined as a frame synchronization signal. Therefore, in consideration of the fact that this frame synchronization signal always appears during one frame period, control is performed so that the maximum inversion interval Tmax becomes a reference value. Note that, for example, the maximum inversion interval is TmaX times 5.5T (T times the bit cell period of input data). FIG. 1 shows a system diagram of an example of the reproduction device proposed earlier. In the figure, (1) is a photodetector, from which a reproduced PCM signal SP having a waveform that is rounded into a substantially sinusoidal waveform is obtained. This signal 8p is supplied to the comparator circuit (3) through the amplifier (2) and compared with the threshold voltage vT to obtain the recording signal rlJ rOJ [corresponding output signal So, which is derived to the output terminal aη. . This output signal So is also t of the maximum inversion interval Tmax.
al-(n) is supplied to the detection circuit (4), and a signal distribution in which the signal is also inverted by the inverter (5) is supplied to the second detection circuit (6) with the maximum inversion interval Tmax. The first and second detection circuits (4) and (6) each include a sawtooth wave forming circuit r4A) (6A) and a peak hold circuit (4B) (6B). The sawtooth wave forming circuit (4A) generates a sawtooth wave SA1 whose level gradually increases with a constant slope in the "1" section of the output signal s□ of the comparison circuit (3). On the other hand, the sawtooth waveforming circuit (6A) circuit (
A sawtooth wave SA2 whose level gradually increases with the same slope as 4A) is generated. Peak hold circuit (4B)
(6B) [The peak level of each sawtooth wave SA1, 8A2 is held. The output signals of these peak hold circuits (4B) and (6B), that is, the first and second detection circuits (4) and (6)
The output signals Vd1 and Vd2 have a level corresponding to the length of the maximum inversion interval Tmax in the reproduced signal. Therefore, if the predetermined length of the bit cell of the audio PCM signal is T, the inversion interval of 5.5T is the detection circuit (4) or (6).
The level of the outputs Vd1 and Vd2 when supplied to the speed reference voltage Es is defined as the speed reference voltage Es, and the speed reference voltage E8 and Vd
By detecting the level difference with the mechanical output Vd2, it is possible to detect the amount of deviation with respect to the linear velocity during recording. In this example, the output Vd2 of the detection circuit (6) and the speed reference voltage Es are supplied to the level comparison circuit (7), and a speed control signal is obtained at the output terminal (8). This speed control signal is used by the motor that rotates the disc.
is supplied to the dynamic circuit. In this way, the disk is made to rotate at a constant linear velocity. In addition, the output signals vd1 and Vd2 of the detection circuits (4) and (6) are supplied to a subtraction circuit (7), and the output of the difference between the two is supplied to a voltage generation circuit (11 (for example, an amplifier>K), The output of aO is fed back to the comparator circuit f31 as a threshold voltage vT. In this case, when the above-mentioned frame synchronization signal is supplied as a reproduction signal, the comparator circuit (3
) The output signal So shown in the IE2 diagram is obtained (7)
・The inverted signal So becomes as shown in Figure B. Accordingly, from the sawtooth wave forming circuit r4A) (6A), the section Kb of "1" of each of these signals So and So is obtained.
A sawtooth wave S whose level gradually increases with a predetermined slope
AI (FIG. 2C) and 5A2 (FIG. 2I)) are obtained. Assuming that no asymmetry phenomenon has occurred, as shown by the solid line in FIGS. 2A and 2B, the 5.5T "0" section and the .5T "]" section, etc.

【７い長さとなる。 出力信号Ｓｏと逆極性の出力信号Ｓ０１ｃおいても、５
．５Ｔの「１」の区間と５．５Ｔの「０」の区間は等し
い長さとなる。したがって鋸歯状波ＳＡ、のピーク値Ｖ
ｄ１及び鋸歯状波ＳＡ２のピーク値Ｖｄ、２が互いに等
しいものとなり、減算回路（９）の出力に現われる誤差
信号が０となる。このとき電圧発生回路ａαにより形成
される基準電圧ｖＴけ、所定レベルのものとなる。 一万、アシンメトリ−の現象のために、第２図Ａ及び同
図Ｂにおいて破線で示すように、出力化（８） 号Ｓｏの「月の区間のパルス幅が狭くなり、その「０」
の区間のパルス幅が広くなり、出力信号ｓ□が逆のパル
ス幅の変化を呈すると、第２図Ｃ及び同図りにおいて破
線で示すように、鋸歯状波ＳＡ１のピーク値がｖｄｌの
ように下がり、鋸歯状波ＳＡ２ノヒーピー値カＶｄ２　
Ｆ）　Ｊ：　’）　Ｉｃ　上昇Ｌ４　　（Ｖｄ１−　Ｖ
ｄ２’＝−ΔＶ）なる誤差信号が減算回路（９）から発
生する。 この誤差信号によって電圧発生回路ａυから生じる基準
電圧Ｖでのレベルが減少され、Δｖ＝０となるように制
御される。また、アシンメトリ−によるパルス幅のずれ
の方向が＠２図と逆であると、誤差信号の極性が正とな
り、基準電圧ｖＴのレベルが上昇するように制御される
。 こうして、アシンメトリ−によるパルス幅の変動を除去
することができる。 なお、フレーム同期信号として、その変調方式の最大反
転間隔Ｔｍａｘ　（上述の例で５．５Ｔ）を越えるよう
な反転間隔のパターンを用いてデータと区別している場
合には、この同期信号のもつ反転間隔を検出し、保持す
れば良い。要するに、再生信号中に含せれる反転間隔の
うちで、最大又は最小のものを検出し、保持するように
なされる。 なお、ディスクが線速度一定の回転をするように引き込
１れた後は、さらにワウフラッタのきわめて少ない高精
度の回転制御を行なうようにされている。 すなわち、比較回路（３）の出力信号ＳＯは微分回路ａ
１１に供給されて再生ＰＣＭ信号Ｓｏ中のり四ツク成分
が取り出され、これがＰＬＬ回路（１２＋に供給される
。このＰＬＬ回路ａｚの出力には再生信号と同一の時間
軸変動を有するビット周波数の再生クロックが得られる
。この再生クロックは位相比較回路（１３１に供給され
て、水晶発振器（１４１の出力が分局器Ｑ５１で分周さ
れたものと比較され、その比較出力が出力端子Ｈに得ら
れ、これがモータの駆動回路に供給される。こうしてデ
ィスクは、線速度一定で、カッ、ワウフラッタが極めて
少ない状態で回転するようにされる。 前述の出力端子（８）に得られる速度制御信号は、ＰＬ
Ｉ、回路ａ２が正規の９１゛訃目′ロツクを行なうため
に用いられる。１）　Ｌ　Ｌ回路０２は、限られたロッ
クレンジを有しているので、出力端子（８）に生じる速
度制御信号を用いないと、ピックアップの走査位置によ
る大幅な線速度の変化に追従して水晶発振器（＋４１の
出力にディスクの回転を位相ロックできないのである。 ところで、以上述べた先の装置においては、最大又は最
小の反転間隔の検出はすべての期間でなすようにしてい
るが、このようにすると次のような不都合を生じる。 すなわち、最大反転間隔はフレーム同期信号区間以外に
も含まれており、これは全くランダムに生じる。−万、
第１図の例にも示したように、ＰＣＭオーディオディス
クの再生装置の場合、一般にアシンメトリ−の補正とと
もにディスクの速度サーボも同時に行なわれるものであ
り、ディスクの回転速度け１フレーム中においても刻々
と変化している。したがって、これに伴いランダムに生
じる最大反転間隔も変動することになり、特定位置にお
ける信号のオン・オフ比を比較しないと正確なオン・オ
フ比の判定ができないのである。 また、フレーム同期信号区間以外においても、信号のオ
ン・オフ比を比較しようとすると、ディスクについた傷
により長い反転期間が生じた場合に、この影響により正
確なアシンメトリ−の補正ができない不都合もある。 この発明は以上の欠点を除去するようにしたものである
。 以下、この発明の一実施例ケ図を参照しながら説明しよ
う。 第４図はこの発明の一例を光学式信号検出方式のディス
ク再生装置に適用した場合の系統図で、この例では回路
ケデジタル的に構成できるようにした例である。 また、この例では、再生信号の最大反転期間の長さが５
．５Ｔであるかどうかの検出をなすには、再往信号のビ
ット周波数よりも十分高い一定周波数のり四ツクを用意
し、信号Ｓｏの最大反転間隔内に含まれるこのクロック
の数をカウントし、その数が最大反転間隔が線速度が所
定のものであるときに含まれる数となっているかどうか
によりなす。 第４図で、ＱＤは最大反転間隔を検出するためのカウン
タ、ｒ２２１け再生信号のビット周波数よりも十分に高
い周波数のクロックを得るクロック発生器で、このクロ
ック発生器１ｎの出力クロ・ソ、りｃＰがカラｙ　４１
　ｃ２１１のクロック端子に供給される。このカウンタ
ｔ２１１けそのクリア端子に供給される信号が「０」で
あるときけクリア状態となり、「１」であるときは入力
クロックをカウントする状態となる。 に）けこのカウンタｃ２Ｉｌのクリア信号発生回路で、
比較回路（３）の出力信号Ｓｏ（第５図Ａ）がそのまま
スイッチ回路（ハ）の一方の入力端に供給されるととも
にどの信号Ｓｏがインバータ（ハ）にて極性反転された
信号Ｓｏ（同図Ｂ）がスイッチ回路（ハ）の他方の入力
端に供給される。そして、このスイッチ回路（２濠が後
述する信号憶により１フレ一ム分のデータの期間Ｃ以下
単ＶＣｌフレーム期間という）毎に一方及び他方の入力
端に交互に切り換えられて、このスイッチ回路（ハ）よ
り信号Ｓｏとｓ□が交互に取り出され、クリア信号発生
回路（ハ）に供給される。 信号Ｓｏけ、また、フレーム同期信′号検出回路（２６
１に供給される。このフレーム同期信号検出回路■けＰ
ＬＬ回路を有し、ディスクが、一旦線速度一定に引き込
１れた後においては、このＰＬＬ回路が再生信号ＳＰの
クロック成分に同期するようにされており、このＰＬＬ
回路よりのクロックに基づいて最大反転間隔５．５Ｔが
２度続くフレーム同期信号が検出される。そして、この
フレーム同期信号検出回路１２６＋よりはフレーム同期
信号が検出されないときけ「１」の状態で、フレーム同
期信号が検出されると「０」の状態になる検出出力信号
ＳＦ’が得られる。 また、フレーム同期信号はドロップアウト等により欠如
してしまうことがあることを考慮して、このフレーム同
期信号検出回路２６１よりは、検出信号８Ｐに同期する
とともに、ドロップアウトにより欠如したものが挿入さ
れた状態の信号ＳＦＧが得られるようにされている。こ
の場合、線速度一定に引き込着れた後の定常状態におい
ては、この信号５ＦＱｉフレ一ム同期信号が存在するで
あるう位置を示す情報を有するもので、第５図ＣＶｃ示
すようにフレーム同期信号区間及びその前後の若干の期
間を含む期間ＴＦｓで１０」となっている。 この検出（ロ）路？６１からの信号ＳＦ’Ｇけスイッチ
回路■の−１の入力端に供給される。 一方、水晶発振器（２団の出力信号が分周６艷に供給さ
れて、これより線速度が所定の値のときのフレーム同期
信号の周期に等しい一足周期の信号、すなわちフレーム
周期の信号ＳＦ’Ｘ　（第５図Ｈ）が得られ、これがス
イッチ回路（至）の他方の入力端に供給される。 この場合、図からも明らかなように信号ＳＦＸは微少パ
ルス幅の正のパルス信号である。 このスイッチ回路間はディスクが線速度一定に引き込１
れる１では分周器（２Ｉ側に切り換えられるもので、そ
の切！信号は次のようにして得られる。 すなわち、スイッチ回路（至）の出力信号が分周器（３
１Ａ）　ＶＣで丁に分周され、その会同出力がさらに分
周器（３１Ｂ）　Ｋ供給されてスイッチ回路（至）の出
力信号がπに分周され、その分周出力がフレーム同期信
号の有無検出回路（３ａに供給される。また、フレーム
同期信号検出回路Ｃ２ｅよりの検出信号８Ｆがこの有無
検出回路０２に供給され、フレーム同期信号が例えば１
６フレ一ム期間にわたって検出されないとき、つまり線
速度〒定に引き込１れていないとキ「０」で、フレーム
同期信号が検出されるとき、つ１り線速度一定に引き込
壕れたとき「１」となる出力信号ＤＦＳが、この有無検
出回路Ｃ３２より得られる。そして、この出力信号ＤＦ
Ｓがスイッチング制御信号としてスイッチ回路■に供給
され、このスイッチ回路ωが、出力信号ＤＦＳが「０」
であるとき図の状態とけ逆の状態に、出力信号ＤＦ８が
「１」であるとき図の状態に、それぞれ切り換えられる
ようにされる。 したがって、ディスクが線速度一定に引き込まれていな
いときけスイッチ回路間からけ分周器３Ｉの出力ＳＦＸ
が得られ、線速度一定に引き込まれ、安定にフレーム同
期信号が検出されるようになるとこのスイッチ回路■か
らは信号ＳＦＧが得られる。 そして、スイッチ回路００１より得られた信号はクリア
信号発生回路（ハ）に供給されるとともに分周器（３１
Ａ）に供給される。したがって、分局器（３１Ａ）から
け１フレ一ム周期毎に、あるいＦｉｌフレーム同期期間
毎に「１」「０」を交互にくり返す信号初が得られる。 そして、この信号〜がスイッチ回路（２３１にその切換
信号として供給され、例えば信号〜カ「ｌ」テある期間
ではスイッチ回路（２Ｊけ図の状態に、信号階が「０」
である期間ではスイッチ回路器は図の状態とけ逆の状態
に、それぞれ切り換えられ、信号Ｓｏと信号Ｓｏが、１
フレ一ム周期毎、あるいは１フレ一ム同期期間毎に、交
互にこのスイッチ回路（２３）より得られる。そして、
このスイッチ回路ｃ２３の出力信号がクリア信号発生回
路（２５）に供給される。 このクリア信号発生回路（２艶からはスイッチ回路■の
出力信号が「０」である期間で、スイッチ回路（２国の
出力信号が得られ、また、スイッチ回路間の出力信号が
「１」であるときけ「０」となるクリア信号が得られ、
これがカラン４　（２１＋のクリア端子に供給される。 カウンタ１２１１は、前述したようにそのクリア端子に
供給される信号が「０」であるときけクリア状態トナリ
、「］」であるときに入入力クロックＰ　ｉカウントす
るようにされているからスイッチ回路（至）の出力信号
が「０」の状態で、信号Ｓｏ又は信号Ｓ。 がこのカウンタＣ２１）のクリア端子に供給されるとき
け、信号Ｓｏでは正極性の反転間隔内で入力クロックＣ
Ｐがカウンタ（２１）でカウントされ、信号Ｓｏでは負
極性の反転間隔内で入力クロックＣＰがカウンタ（２１
１でカウントされるものとなる。つ１す、正極性及び負
極性の反転間隔内に含捷れるクロックＣＰの個数がカウ
ントされる。 スイッチ回路■の出力信号が「１」の状態であるときけ
、カウンタＣ２１）のクリア端子に供給される信号は「
０」であるのでカウンタ（２１１けクリア状態となって
いる。そして、このスイッチ回路間の出力信号が「１」
から「０」に変わる位置は１フレ一ム周期毎又け１フレ
一ム同期期間毎に現われるので、カウンタ（２１１は１
フレ一ム周期毎又は１フレーム同期期間毎にもクリアさ
れる。そして、この場合、スイッチ回路ｔ２禿よりは１
フレ一ム周期期間毎又は】フレーム同期期間毎に信号Ｓ
Ｏと信号ＳＯが交互に得られるから、正極性の反転間隔
の長さの検出と負極性の反転間隔の長さの検出とはＩフ
レーム周期毎あるいＩ′ｉｌフレーム同期期間毎に時分
割的になされるものである。 そして、このカウンタＣ１１からけ１フレ一ム周期期間
あるいけ１フレ一ム同期期間内において、信号Ｓｏ又け
Ｓｏ中にディスクの線速度が所定のものであるときの最
大反転間隔５，５Ｔであるときに含まれるクロックＣＰ
の数よりも１クロツクでも余分にカウントされる長い反
転間隔が存在すると「０」となり、そうでないときは「
１」となる出力ＮＯが得られる。そして、この出力ＮＯ
が「０」になると、これによりカウンタ２１１はカウン
ト不能状態にされるとともに、この出力ＮＯがクリア信
号発生回路−に供給されていることにより、もはや信号
ＳＯあるいけ信号Ｓｏによってけカウンタ（２１）がク
リアされないようにされる。そして、これが次のフレー
ム周期の信号ＳＦＸあるいけフレーム同期周期の信号Ｓ
ＦＧによってカウンタ（２１１がクリアされる才で続く
ようにされる。 つまり、カウンタＱ１；の出力Ｎｏけ１フレ一ム周期期
間毎又は１フレ一ム同期期間毎に更新される。 このカウンタｆ２１１の出力ＮＱはＤフリップフロラプ
回路ｆｉｌのＤ端子に供給され、スイッチ回路（至）よ
りの信号ＳＦＸ又は信号ＳＦＧの立ち上がりにより、こ
の出力ＮｏがＤフリップフロラプ回路（４０にラッチさ
れる。この場合、信号ＳＦ’Ｘ又は信号ＳＦＧによるカ
ウンタ（２１）のクリアけＤフリップフロラ１回路（４
Ｇへの出力ＮＱのラッチが終了した後なされるようにク
リア信号発生回路ｃ２５１においてスイッチ回路嬢の出
力信号は遅延されている。 とのＤフリップフロラ１回路四の出力に応じて線速度引
き込み及び速度サーボ、さらにアシンメトリ−の補正を
なすものである。 ｔ８ｏｌは線速度一定引き込み及び速度サーボのための
系であり、また、σＱけアシンメトリ−の補正のための
系である。これらばそれぞれアップダウンカウンタ６］
）及びσυと、そのカウント値出力をＤ／Ａ変換等する
ための出力処理回路關及び囮を有しており、クロックパ
ルス発生回路１り０１からのクロックパルスがＤフリッ
プフロラプ回路（４Ｇの出力に応じてアップダウンカラ
ン４１１１）（７１）のアップカウント端子又はダウン
カウント端子に供給されるようにされている。 すなわち、クロックパルス発生回路６〔には分周器（３
１Ａ）の出力信号〜が供給され、この信号ＳＷが「１」
である期間の始めの時点でパルスＰＵが発生されるとと
もに、この（ＩＷ号〜がｒＯＪである期間の始めの時点
でパルスＰＤが発生される。 そして、パルスＰＵがゲート回路σ３を通じてアップダ
ウンカウンタσυのアップカウント端子に供給され、パ
ルスＰＤがゲート回路σ４Ｉヲ通じてカウンタσυのダ
ウンカウント端子に供給される。着た、）くルスＰＤは
ゲート回路ｌ６３ｖ通じ、切換回路（［）４）を通じて
アップダウンカウンタ６１）のアップカウント端子に供
給されるとともに、このノくルスＰＤはゲート回路σ荀
及び切換回路（財）を通じてアップダウンカウンタ伯υ
のダウンカウント端子に供給される。そして、Ｄフリッ
プフロラプ回路顛のＱ出力ｖＳがｒｌＪであればゲート
σ□□□及びσ→が開とされ、Ｑ出力ｖ８が「１」であ
ればゲート關が開となるようにされている。 そして、出力処理回路１′ｌＪからの電圧がレベル比較
回路（７）に供給されて、ディスク駆動用モータがドラ
イブされ、また、出力処理回路σ２より波形変換用の比
較回路（３）に供給されるスレッショールド電圧ＶＴが
得られるようにされている。 切換回路（財）け線速度・一定にディスクが引き込まれ
た後は、系６Ｉを位相サーボ系に切り換えるためのもの
で、水晶発振器（至）の出力が分局器−にて分周されて
得られるフレーム周波数の３倍の周波数の信号３ｆＸ（
第６図Ａ）と、フレーム同期信号検出回路（ハ）におい
て例えばそのＰＬＬ回路の出力が分周されて得られるフ
レーム同期信号の周波数の３倍の周波数の信号３ｆｐ（
第６図Ｂ）とが供給される。そして、フレーム同期信号
有無検出回路Ｇｚの出力ＤＦＳによって、この切換回路
（６４）Ｉ／′ｉ、デイスりの回転が線速度一定に引き
込−まれるまではゲート回路−及び（７４）の出力を選
択するように切り換えられ、線速度一定に引き込１れた
後は信号３ｆＸ及び信号３ｆｐｒｅ選択するように切り
換えられる。信号３ｆＸ及び信号３ｆ、が切換回路−で
選択される状態のときけ、カウンタ１１）のアップカウ
ント端子に信号３ｆｘが、カウンタ旬のダウンカウント
端子に信号３ｆ、が供給されるものとなる。すると、カ
ウンタ伯υの最下位ビットの出力ＳＬは、第６図Ｃに示
すように、信号３ｆｘが供給される毎に「１」となり、
信号３ｆｐが供給されることに「０」となる信号となる
。すなわち信号ＳＬは周期が信号３ｆＸに等しく、デユ
ーティレシオが信号３ｆｘと信号３ｆ、の位相差に応じ
たものとなる。これ以上の上位ビットは変化ないから、
モータにはこの最下位ビットのパルス幅に応じ変化する
電圧が与えられ、これにて制御される。つまり位相サー
ボがかかるものである。 次にこの第４図の例をさらに説明するに、先ず、ディス
クが線速度一定に引き込まれるまでについて説明する。 すなわち、ディスクが線速度一定に引き込まれるまでは
フレーム同期信号有無検出回路ｃ３２の出力ＤＦＳが「
０」の状態となっており、スイッチ回路備からけ分周器
−の出力信号ＳＦＸ　（第５図Ｈ）が得られる。したが
って、分局器（３１Ａ）の出力初は第５図ＩＩＣ示すよ
うな１フレ一ム庁期期間゛毎にｒｌＪ　ｒＯＪを交互に
くり返す信号８ｗｔとなり、スイッチ回路（ハ）からは
この信号ＳＷＩが「１」である１フレ一ム周期期間ＦＡ
では信号Ｓｏが、この信号８ｉｖ１が「０」である】フ
レーム周期期間ＦＢでは信号ＳＯが、それぞれ得られる
。 そして、この場合、信号ＳＦＸは微少パルス幅の正のパ
ルス信号であるので、クリア信号発生回路（ハ）からは
期間ＦＡでは信号Ｓｏが、期間ＦＢでは信号Ｓｏがほぼ
そのまま得られる。したがって期間ＦＡでは再生信号の
正極性の反転間隔の長さが、期間ＦＢでは再生信号の負
極性の反転間隔の長さが、それぞれそのｌフレーム周期
期間全体にわたって検出されることになる。 そして、カウンタｃ２１）からは各フレーム周期期間Ｆ
Ａ及びＦＢ内において、１回でも反転間隔の長さが、デ
ィスクの線速度が所定のものであるときの最大反転間隔
５．５Ｔより長いときに、つまりディスクの線速度が遅
いときには「０」となる出力Ｎ。 が得られるから、この引き込みがなされるまでの回転速
度が遅い聞け、Ｄフリップフロラプ回路００の出力ＶＥ
Ｉけ「Ｏ」であり、出力Ｖ８は「１」である。 したがって、このときけゲート回路−のみが開の状態と
なる。また、このときフレーム同期信号有無検出回路０
２の出力ＤＦＳにより切換回路（６４）はゲート回路−
及びｆｆ４）の出力信号を選択する状態にある。 したがって、クロック発生回路６ｎからは期間ＦＡの始
めの時点でパルスＰＵ　（第５図Ｊ）が、期間Ｆ’Ｈの
始めの時点でパルスＰＤ　（同図Ｋ）とが得られるが、
パルスＰＤがゲート回路−及び切換回路（財）を通じて
アップダウンカウンタＩＩ）のアップカウント端子に供
給され、そのカウント値が上昇される。したがって、出
力処理回路＠りからは徐々に上昇する電圧が得られ、こ
れがレベル比較器（７）　Ｋ供給されるから、モータに
与えられる電圧が上昇してモータの回転速度が上がる。 この状態のときけ、ゲート回路σ３σ荀は閉であるため
アシンメトリ−補正系翰の°カウンタσＤにはアップ又
はダウンのクロックは供給されず予め設定されたカウン
ト値に応じた電圧が出力処理回路σりから得られ、これ
がスレッショールド電圧ＶＴ　（！：　サれる。 回転速度が上昇して所定の線速度近傍にまでなると、信
号Ｓｏ又けＳｏ中の最大反転間隔は５．５Ｔ。 紋近いものとなるのでカウンタ（２Ｄの検出精度に応じ
て、最大反転間隔が５．５Ｔより長い場合と、短い場合
とが表われ、カウンタ（２１）の出力Ｎｏは「０」のみ
でなく「Ｉ」にもなる。つまり、最大反転間隔が５．５
Ｔより短くなったとき、つまり速度が所定値より若干速
くなると、出力Ｎｏは「１」となり、Ｄフリップフロラ
プ回路−の出力ＶＳけｒｌＪ、出力ｖＳが「０」となる
。すると、このときけゲート回路１７４）がオンとなる
から、クロック発生回路鞄よリックロックパルスＰＩ）
がこのゲート回路σ４及び切換回路（財）を通じてアッ
プダウンカウンタ６υのダランカウント端子に供給され
、そのカウント値が下げられる。したがって、出力処理
回路（６２の出力電圧が下がりモータの回転速邸が下げ
られる。 そして、Ｄフリップフロラプ回路（４Ｇの出力ｖＳが「
１」となる期間の長さと、「０」になる期間の長さとが
出力処理回路線の時定数との関係からみて等しいように
なると、アップダウンカウンタ旬のカウント値はほぼ一
定のものとなり、出力処理回路のからはこのカウント値
に応じた電圧が得られ、これによりディスクは線速度一
定の回転をするようになる。 このとき、Ｄフリップフロップ回路顛の出力ｖＳカ「１
」となる期間にクロックパルスＰＤ又ケＰＵカ得られれ
ば、ゲート回路σ謙及びσ荀が開の状態であるためアッ
プダウンカウンタ（７１Ｊのアップ又はダウンカウント
端子に供給され、これにより後述するようにアシンメト
リ−の現象を補正する方向に制御される・ こうして線速度一定に引き込１れると、フレーム同期信
号検出回路（ト）よりの検出信号ＳＦが「０」になるこ
とによりフレーム同期信号有無検出回路ＣＩ３の出力Ｄ
Ｆ’Ｓが「１」になり、スイッチ回路（至）が図の状態
に切り換えられてこれより信号ＳＦＧが得られる。また
、この出力ＤＦＳにより切換回路−が信号３ｆＸ及び３
ｆ、を選択する状態に切り換えられ、モータには前述の
ような位相サーボがかかる。 この状態のときけ、切換回路（６４）が信号３ｆＸ及び
３ｆ、を選択する状態に切換えられていることから、カ
ウンタ（２１１けアシンメトリ−補正系σＱの反転間隔
検出回路として働く。そして、このときスイッチ回路（
至）から得られる信号１９ＦＧはフレーム同期信号が存
在する区間の情報を有する信号であるから、この例では
この信号ＳＦＧを利用してこのフレーム同期信号部分、
つまり最大反転間隔の正極性のものと負極性のものとが
連続する部分近傍でのみ、カウンタ（２１）は反転間隔
の検出動作をするようにされる。したがって、この場合
、アシンメトリ−の補正は再生信号中のフレーム同期信
号部分の最大反転間隔のオン・オフ比が５０％になるよ
うにされる。 以下、このアシンメトリ−の補正について説明するＯ スイッチ回路（至）から得られた信号８ＦＧ（第５図Ｃ
）はクリア信号発生回路＠に供給されるとともに分局器
（３１Ａ）に供給される。信号ＳＦＧは再生信号中のフ
レーム同期信号の周期に一致した信号であるから、分周
器（３１Ａ）からの出力信号贈は、第５図りに示すよう
に１フレ一ム同期期間毎に「１」「０」を交互にくり返
す信号８ｗ２となり、信号＆Ｗ２が「１」となる１フレ
一ム同期期間ＴＡではスイッチ回路（ハ）よりは信号Ｓ
ｏが得られ、信号８Ｗ２が「０」となる１フレ一ム同期
期間ＴＢではスイッチ回路（ハ）よりは信号ｓ□が得ら
れる。また、クロック発生回路ｌ！ｉｏの出力クロック
ＰＵ及びＰＤは第５図Ｅ及びＦに示すように１７レ一ム
同期期間ＴＡの始めの時点毎及び１フレ一ム同期期間Ｔ
Ｂの始めの時点毎に、それぞれ得られる。 一方、クリア信号発生回路Ｑ１からは、各１フレ一ム同
期期間内において信号ＳＦＧがｒＯＪであるフレーム同
期信号部分を含む期間ＴＦＳにおいてはスイッチ回路（
ハ）を通じた信号Ｓｏあるいはｓ□がそのｔま得られ、
信号ＳＦＱが「１」である他の期間においては常に「０
」となるクリア信号が得られ、これがカウンタ０υのク
リア端子に供給されるから、カウンタＱυはこの期間Ｔ
ＦＳで得られるフレーム同期信号の最大反転間隔が５．
５Ｔより長いか短いかを検出する。そして、スイッチ回
路（ハ）より信号Ｓｏが得られる期間ＴＡではカウンタ
０１）では正極性の最大反転間隔の検出がなされ、また
、スイッチ回路（ハ）より信号Ｓｏが得られる期間ＴＢ
ではカウンタＱυでは負極性の最大反転間隔が検出され
る。 そして、カウンタＱυの検出出力Ｎｏは信号ＳＦＧの立
ち上がりによりＤフリップフロラ１回路（４（Ｉにラッ
チされるので、Ｄフリップフロラプ回路（４Ｇの出力■
Ｓ及び■Ｓは第５図Ｇに示すようにそれぞれ期間ＴＦ８
の終わりの時点で更新される。 例えば、正極性の最大反転間隔を検出する期間ＴＡにお
いて、信号ｓ□中の正極性の最大反転間隔の長さが５．
５Ｔよりも短いと、カウンタ６Ｄの出力ＮＯは「１」で
あるため、出力■Ｓは同図ｑに示すように期間ＴＡ中の
期間ＴＦＳの終わりの時点から、次の期間ＴＢ中の期間
ＴＦＳの終わりの時点まで「１」となる。すると、ゲー
ト回路σ４及びσａがこの期間で開の状態となるが、こ
の期間ではクロックパルス発生回路６ＩからはパルスＰ
Ｄのみが得られ、これがゲート回路σ荀を通じてカウン
ターのダウンカウント端子に供給される。したがって、
カウンタσυのカウント値が下げられ、比較用スレッシ
ョールド電圧ｖＴの値が下げられる。 正極性の最大反転間隔の長さが短くなるのは、第７図に
示すように比較用スレッショールド電圧ｖＴがアシンメ
トリ−が生じないときの電圧■Ｔｏよりも高い電圧ＶＴ
Ｕとなっているときであるから、上記のようにして電圧
ＶＴの値が下げられて正しい電圧■Ｔｏとなるように補
正されるわけである。 一方、負極性の最大反転間隔を検出する期間ＴＢにおい
て、信号Ｓｏ中の負極性の最大反転間隔の長さが５．５
Ｔよりも短いと、カウンタ０１）の出力ＮＱはやはり「
１」となるが、このときはＤ７リツプ７０ツブ回路（４
Ｇの出力ＶＳは期間ＴＢ中の期間ＴＦＳの終わりの時点
から、次の期間ＴＡ中の期間ＴＦＳの終わりの時点まで
「１」となる（第５図Ｇとは逆極性の状態となる）。す
ると、この期間では、クロックパルス発生回路６Ｇから
パルスＰＵのみが得られるので、このパルスＰＵがゲー
ト回路σ東を通じてカウンタσυのアップカウント端子
に供給されて、そのカウント値が上昇され、比較用スレ
ッショールド電圧ＶＴの値が上げられる。 負極性の最大反転間隔の長さが短くなるのは、第７図か
ら明らかなように、スレッショールド電圧ＶＴが正しい
電圧■Ｔｏよりも低い電圧ＶＴＤとなっているときであ
るから、上記のように電圧ＶＴの値が上げられて正しい
電圧ｖＴｏとなるよ５に補正されるものである。 以上のようにしてディスクが線速度一定でほぼ安定に回
転しているときにおいて、波形変換回路の出力にアシン
メトリ−の現象が生じるときには波形変換回路の出力中
の最大反転間隔の正極性のものの検出出力と負極性のも
のの検出出力に応じてアップダウンカウンタがアップカ
ウント又はダウンカウントされて、アシンメトリ−の現
象が補正されるものである。 なお、信号３ｆＸ及び３ｆｐにより位相サーボかモータ
に対してかけられているときに、ドロップアウトや何等
かの理由により回転速度が大きく変動してフレーム同期
信号検出回路（ホ）において、フレーム同期信号が、連
続して１６フレ一ム同期期間以上にわたって検出されな
くなると、フレーム同期信号有無検出回路０擾の出力Ｄ
ＦＳが１「０」になり、切換回路（財）がゲート回路−
及びσ（イ）の出力信号を選択する状態に切り換えられ
る。そして、カウンタＱυでの最大反転間隔の検出出力
ＮＱのラッチ出力であるＤフリップフロラプ回路（４Ｇ
の出力■、Ｓ及び■Ｓによって、適宜アップダウンカウ
ンタＩｌｌにアップクロック又はダウンクロックが供給
され、線速度が所定のものとなるように急速に速度サー
ボがかかる。 フレーム同期信号が検出されるようになると、有無検出
回路０ａの出力ＤＦ８が「１」に戻り、位相サーボがか
かる状態に切換回路−が切り換えられる。 以上述べた第４図の装置の具体的な構成例を第８図に示
す。 この例においては、カウンタ（２１）の検出出力ＮＱは
ナンドゲー）　（２１Ｎ）より得るもので、最大反転間
隔か５．５Ｔであるときに含まれるクロックＣＰの数を
カウントすると、そのカウント出力の所定ビットのもの
がすべて「１」Ｋなることによりナントゲート（２１Ｎ
）の出力Ｎｏが「０」となるようにされるものである。 クロックＣＰの発生器（２つは水晶発振器（２２Ａ）と
この発振器（２２Ａ）の出力を分局するカウンタ（２２
Ｂ）とからなり、クリア信号発生回路（ハ）からの信号
の立ち上がりによりカウンタ（２２Ｂ）が所定のカウン
ト値にロードされて、検出される反転間隔の始めの時点
とこのカウンタから得るクロックＣＰの発生位相とが常
に一定の関係となるようにされる。 クリア信号発生回路（ハ）はナンドゲー）　（２５Ａ）
とインバータ（２５Ｂ）　（２５Ｃ）　（２５Ｄ）とか
らなっている。 インバータ（２５Ｂ）　（２ａＱ）　（２５Ｃ＞）はス
イッチ回路（至）の出力信号の遅延用である。 スイッチ回路（ハ）はナンドゲー）　（２３Ａ）（２３
Ｂ）とインバータ（２３０）とからなっており、信号Ｓ
ｏがナントゲート（２３Ａ）に、信号Ｓｏがナントゲー
ト（２３Ｂ）に、それぞれ供給される。そして、分局器
（３１Ａ）からの信号〜がそのままナントゲート（２３
Ｂ）に、インバータ（２３Ｃ）を介してナントゲート（
２３Ａ）に、それぞれ供給されることにより、これらナ
ンドゲ−）　（２３Ａ）及び（２３Ｂ）が交互に開の状
態となるようにされている。また、これらナントゲート
（２３人）（２３Ｂ）には、ナントゲート（２１Ｎ）の
出力ＮＱが供給されて、この出力ＮＱが「０」となった
ときはこれらナンドゲー）　（２３Ａ）及び（２３Ｂ）
が閉の状態とされて、信号８Ｑ、８Ｑがゲートされない
ようにされている。 スイッチ回路（至）はナントゲート（３０Ａ）　（３０
Ｂ）　（３０Ｃ）からなり、ナントゲート（３０Ａ）に
フレーム周期の信号ＳＦＸが供給され、これがフレーム
同期有無検出回路Ｏａの出力ＤＦ’８によってゲート制
御され、また、ナントゲート（３０Ｂ）にフレーム同期
周波数の信号８ＦＧが供給され、これが出力ＤＦＳがイ
ンバーに「鴫 り（３２Ｃ）によって反転された信号によってゲート制
御されるものである。 分局器（３１Ａ）及び（３１Ｂ）はこの場合、１個のカ
ウンタ０υで構成されている。 フレーム同期信号有無検出回路０４はカウンタとともに
ナンドゲー）　（３２Ｂ）に供給され、また分周期カウ
ンタ０１）からの−分周出力がとのカラン６ り（３２Ａ）のり四ツク端子に供給される。フレーム同
期信号検出回路（ハ）において、フレーム同期信号が検
出されるときは、信号８ＦはｒＯＪであるので、カウン
タ（３２Ａ）はリセット状態であるとともＫ。 ナンドゲー）　（３２Ｂ）の出力ＤＦＳが「１」の状態
となる。また、フレーム同期信号検出回路（ハ）におい
てフレーム同期信号が検出されないときは、信号８Ｆは
「１」になるので、カウンタ（３２Ａ）はカウント可能
状態となる。すると、７レ一ム同期信号が検出されなく
なってから１６フレ一ム同期期間経過すると、カウンタ
Ｇυの一分周出力が「１」に立ち上が６ るため、カウンタ（３２Ａ）の出力が「１ｊになり、ナ
ントゲート（３２Ｂ）の出力ＤＦＳがｆＯＪになる。 クロック信号発生回路−のクロックパルスＰＤの″発生
回路部分は遅延回路として働く３個のインバー　ｆｉ　
（５０Ａ）（５０Ｂ）（５００）と、ナントゲー）　（
５０Ｄ）と、インバータ（５０Ｂ）とからなる。そして
、信号へｒと、と（ＩＦ）信号ＳＷがイｙ　バー　ｆｉ
　（５０Ａ）（５０Ｂ）（５０Ｃ）　Ｋよって遅延され
たものとがナントゲート（５ｏＤ）Ｋ供給されて、イン
バータ（５０Ｂ）からは期間ＴＡ又はＦ’Ａの始めの時
点で３個のインバーｐ　（ｓｏＡ）（５０Ｂ）（５０Ｃ
）の遅延時間分のパルス幅を有するパルスＰＤが得られ
るものである。また、クロックパルスＰＵの発生回路部
分は同様に遅延回路として働く３個のイン、＜　−ｐ　
（５０Ｆ）（５０ＧＸ５０Ｈ）と、ナンドゲー）　（５
０Ｉ）と、インバータ（５０Ｊ）とからなり、インバー
タ（５０Ｃ）ノ出カド、コレがイｙ　バー　１　（５０
Ｆ）（５０Ｇ）（５０Ｈ）で遅延されたものとがナンド
ゲー）　（５０Ｉ）に供給され、インバータ（５０Ｊ）
より期間ＴＢ又は期間ＦＢの始めの時点で、３個のイン
バータ（５０Ｆ）（５０Ｇ）（５０Ｈ）の遅延時間分の
パルス幅を有するパルスＰＵが得られる。 ゲート回路−σ４及びσ荀はナントゲートである。 切換回路Ｈはナントゲート（６４Ａ）（６４Ｂ）（６４
Ｃ）（６４Ｄ）（６４Ｂ）及び（６４Ｆ）からなる。ナ
ントゲート（６４Ａ）には信号３ｆｘが、ナントゲート
（６４Ｂ）には信号３ｆｐが、それぞれ供給され、一方
、有無検出回路６りの出力ＤＦ８かこれらナントゲート
（６４Ａ）（６４Ｂ）にそのまま供給され、フレーム同
期信号が安定に検出されるときにこれらゲート（６４Ａ
）（６４Ｂ）が開とされる。また、ナントゲート關の出
力がナントゲート（６４０）に、ナントゲートσりの出
力がナントゲート（６４Ｄ）に、それぞれ供給きれると
ともに、出力ＤＦ８がインバータ（３２Ｃ）にて反転さ
れた信号がこれらナントゲート（６４０）（６４Ｄ）に
供給されこれらナントゲート（６４Ｃ）（６４Ｄ）がフ
レーム同期信号が１６フレ一ム周期期間又は１６フレ一
ム同期期間以上検出されないとき開となるよ５にされる
。 そして、ナントゲート（６４Ａ）と（６４Ｃ）の出力が
ナントゲート（６４Ｂ）に供給され、その出力が７ツプ
ダウンカウンタＩＤのアップカウント端子に、ナンドゲ
ート（６４Ｂ）と（６４Ｄ）の出力がナントゲート（６
４Ｆ）に供給され、その出力かカウンタＩｌｌのダウン
カウント端子に、それぞれ供給される。 そして、この例では、とのカウンタ６Ｂは４ビツトのカ
ウンタとされるもので、出力処理回路１２１においては
カウンタＩｌｌの４ビツトのカウント出力のうちの上位
３ビツトのカウント出力が一端が共通に接続される抵抗
（６２Ａ）（６２Ｂ）（６２Ｃ）によってＤ／Ａ変換さ
れる。また、カウンタｌ１ｌｉｌｌの最下位ビットのカ
ウント出力がナントゲート（６２Ｆ）　、インバータ（
６２Ｇ）及び抵抗（６坦）を通じて上記Ｄ／Ａ変換出力
に加えられ、位相サーボ用とされる。 また、この場合、アップダウンカウンタ６υでアップカ
ウントによりフルカウントになったとき、またアップダ
ウンカウンタ日でダウンカウントによりゼロカウントに
なったとき、それぞれアップカウント及びダウンカウン
トを停止させないと、サーボ回路は誤動作となるので、
上位３ビツトのカウント出力が供給されるナントゲート
（６２Ｄ）及び（６２Ｅ）の出力がそれぞれナンドゲー
）　（６４Ｂ）及び（６４Ｆ）に供給され、それぞれフ
ルカウント及びゼロカウントとなったとき、これらゲー
ト（６４Ｂ）（６４Ｆ）が閉となるようにされている。 アップダウンカウンタσηもまた４ビツトのカウンタで
、その上位３ビツトのカウント出力が出力処理回路σ４
の抵抗（７２Ａ）（７２Ｂ）（７２Ｃ）にてＤ／λ変換
されて、スレッショールド電圧ｖＴとされる。 なお、この例では特に線速度一定の引き込みがなされ、
安定に線速度一定で回転するような状態となった後、な
んらかの理由により位相サーボのロックがはずれたとき
位相サーボがオフされるとともに、速度サーボの効き１
合をはやくして急速に安定な状態に引き戻すように考慮
されている。 すなわち、−は線速度一定引き込みロック回路なってお
り、有無検出回路０擾の出力ＤＦＳかナントゲート（８
０Ｂ）に供給されるとともにＤフリップフロラプ回路（
８０Ａ）のＱ出力がこのナントゲート（８０Ｂ）に供給
される。このＤフリップフロラプ回路（８０Ａ）のＤ端
子はハイレベルにされている。ま分周出力が供給されて
いる。また、ナントゲート（６２Ｄ）及び（６２Ｅ）の
出力がナントゲート（８０Ｃ）　Ｋ供給され、その出力
がインバータ（ｓｏＤ）を通じてこのＤフリップフロラ
プ回路（８０Ａ）のクリア端子に供給されている。 そして、ナントゲート（８０Ｂ）の出力は位相サーボ用
のナントゲート（６２Ｆ）に供給されるとともにインバ
ータ（８０Ｅ）を通じてレベル比較回路（７）の反転入
力端子に供給されている。 したがって、フレーム同期信号が得られていて、出力Ｄ
ＦＳが「１」であるときに、アップダウンカウンタ６υ
がフルカウントでもなく、ゼロカウントでもなければ、
インバータ（８０Ｄ）の出力が「１」の状態となるため
Ｄフリップフロラ１回路（８０Ａ）はクリアされ、その
Ｑ出力は「０」となるので、ナントゲート（８０Ｂ）の
出力が「１」となり、ナントゲート（６２Ｆ）が開とな
って位相サーボ回路が働くとともに、レベル比較回路（
７）の比較用基準電圧レベルであるインバータ（ｓｏＥ
）の出力がローレベルとされる。 一方、ＤＦＳが「１」の状態においてアップダウンカウ
ンタがフルカウントあるいはゼロカウントとなってしま
うようないわばサーボロックがはずれた状態になると、
ナントゲート（ＳＯＣ）の出力が「１」、インバータ（
８０Ｄ）の出力が「０」となるたラフ０ツ１回路（８０
Ａ）にクロックが与えられ、そのＱ出力が「１」になる
。すると、ナントゲート（８０Ｂ）の出力は「０」にな
るためナントゲート（６２Ｆ）は閉じられるとともに比
較器（７）の反転入力端子に供給される信号がハイレベ
ルとなって、速度サーボが急激にきくようにされる。 なお、線速度一定に引き込まれるまでの間、特に水晶発
振器から得たフレーム周期の信号ＳＦＸによりカウンタ
Ｑ１）をリセットするようにして、このフレーム周期単
位で反転間隔の長さの検出をするのは、この引き込みま
での間もフレーム同期周期の信号８ＦＧを用いると、フ
レーム同期信号が検出されないときは、この信号ＳＦＧ
の周波数はＰＬＬ回路の自走周波数の分局信号となって
フレーム周期に対してかなり高い周波数となっており、
ディスクの回転速度が遅く、フレーム同期周期が長くな
っている再生信号に対して仁の信号８ＦＱの一周期内に
最大反転間隔を含まないことがあるため、線速度一定の
引き込みができなくなるおそれがあるためである。 以上述べたようにして、この発明によれば最大の反転期
間か含まれるデータフレーム同期信号部分のみで、最大
反転間隔の検出をなすようにしたので、全区間にわたっ
て最大反転間隔を検出してしまう場合の前述のような欠
点は生じない。しかし、回転速度が安定に引き込まれる
までのフレーム同期信号が得られない間はフレーム周期
を単位とし【最大反転間隔を検出するようにしたので、
速度サーボを最大反転間隔の検出出力を用いて行った場
合においても速度サーボが引き込まれないという不都合
も生じない。 なお、データフレーム同期信号として最小反転間隔をく
り返す信号を用いたときは、カウンタＣ１’ｌ）ではこ
の最小反転間隔を検出して、これのアシンメトリ−を補
正するようにすることはもちろんである。[It will be 7 long. Even if the output signal S01c has the opposite polarity to the output signal So, 5
．． The 5T "1" section and the 5.5T "0" section have the same length. Therefore, the peak value V of the sawtooth wave SA,
d1 and the peak value Vd, 2 of the sawtooth wave SA2 are equal to each other, and the error signal appearing at the output of the subtraction circuit (9) becomes zero. At this time, the reference voltage vT generated by the voltage generating circuit aα becomes at a predetermined level. 10,000, due to the asymmetry phenomenon, as shown by the broken line in Figures 2A and 2B, the pulse width of the output No.
When the pulse width in the interval becomes wider and the output signal s□ exhibits an opposite change in pulse width, the peak value of the sawtooth wave SA1 becomes vdl, as shown in Figure 2C and the broken line in the same figure. Falling, sawtooth wave SA2 no heap value power Vd2
F) J: ') Ic rise L4 (Vd1- V
d2'=-ΔV) is generated from the subtraction circuit (9). This error signal reduces the level of the reference voltage V generated from the voltage generating circuit aυ and is controlled so that Δv=0. Furthermore, if the direction of the pulse width shift due to asymmetry is opposite to that shown in Figure @2, the polarity of the error signal becomes positive and the level of the reference voltage vT is controlled to rise. In this way, variations in pulse width due to asymmetry can be removed. Note that if the frame synchronization signal is distinguished from data by using a pattern with an inversion interval that exceeds the maximum inversion interval Tmax (5.5T in the above example) of the modulation method, the inversion of this synchronization signal All you have to do is detect the interval and maintain it. In short, the maximum or minimum inversion interval included in the reproduced signal is detected and held. Incidentally, after the disk is drawn in so that it rotates at a constant linear velocity, highly accurate rotation control with extremely little wow and flutter is performed. That is, the output signal SO of the comparator circuit (3) is
11, the four components of the reproduced PCM signal So are extracted, and this is supplied to the PLL circuit (12+). A clock is obtained. This reproduced clock is supplied to a phase comparison circuit (131) and compared with the output of the crystal oscillator (141 divided by the divider Q51), and the comparison output is obtained at the output terminal H. This is supplied to the drive circuit of the motor.In this way, the disk is rotated at a constant linear velocity with extremely little clap, wow, and flutter.The speed control signal obtained at the aforementioned output terminal (8) is
I, circuit a2 is used to perform a regular 91st-order lock. 1) Since the L L circuit 02 has a limited lock range, unless the speed control signal generated at the output terminal (8) is used, it will not be able to follow large changes in linear velocity due to the scanning position of the pickup. The rotation of the disk cannot be phase-locked to the output of the crystal oscillator (+41). By the way, in the above-mentioned device, the maximum or minimum reversal interval is detected during all periods; If this is done, the following inconvenience will occur. In other words, the maximum inversion interval is included in areas other than the frame synchronization signal interval, and this occurs completely randomly.
As shown in the example in Figure 1, in the case of a PCM audio disc playback device, generally asymmetry correction and disc speed servo are performed at the same time, and the disc rotational speed changes every moment even during one frame. This is changing. Accordingly, the maximum inversion interval that occurs randomly also varies, and the on/off ratio cannot be determined accurately unless the on/off ratio of the signal at a specific position is compared. Additionally, if you try to compare the on/off ratio of the signals outside of the frame synchronization signal section, if a long inversion period occurs due to scratches on the disc, this effect may cause the inconvenience of not being able to accurately correct asymmetry. . This invention is intended to eliminate the above-mentioned drawbacks. Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a system diagram when an example of the present invention is applied to a disc playback device using an optical signal detection method. In this example, the circuit can be configured digitally. In addition, in this example, the maximum inversion period length of the reproduced signal is 5.
．． To detect whether it is 5T, prepare a clock with a constant frequency sufficiently higher than the bit frequency of the reciprocating signal, count the number of clocks included within the maximum inversion interval of the signal So, and calculate the number of clocks included in the maximum inversion interval of the signal So. This is determined by whether the maximum reversal interval is the number included when the linear velocity is a predetermined value. In FIG. 4, QD is a counter for detecting the maximum inversion interval, and a clock generator that obtains a clock with a frequency sufficiently higher than the bit frequency of the reproduced signal by r221. ri cP is empty 41
It is supplied to the clock terminal of c211. When the signal supplied to the clear terminal of the counter t211 is "0", it is in a clear state, and when it is "1", it is in a state to count the input clock. ) In the clear signal generation circuit of the counter c2Il,
The output signal So (FIG. 5A) of the comparator circuit (3) is supplied as is to one input terminal of the switch circuit (C), and which signal So is inverted in polarity by the inverter (C). Figure B) is supplied to the other input terminal of the switch circuit (C). Then, this switch circuit (two moats is alternately switched to one input terminal and the other input terminal for each period C of data for one frame or less, referred to as a single VCl frame period) by signal storage described later, and this switch circuit ( Signals So and s□ are alternately taken out from c) and supplied to the clear signal generation circuit (c). The signal Soke and the frame synchronization signal detection circuit (26
1. This frame synchronization signal detection circuit
This PLL circuit is configured to synchronize with the clock component of the reproduced signal SP after the disk is once drawn in at a constant linear velocity.
Based on the clock from the circuit, a frame synchronization signal with two consecutive maximum inversion intervals of 5.5T is detected. The frame synchronization signal detection circuit 126+ obtains a detection output signal SF' which is in the state of "1" when no frame synchronization signal is detected, and becomes in the state of "0" when the frame synchronization signal is detected. In addition, considering that the frame synchronization signal may be missing due to dropout, etc., the frame synchronization signal detection circuit 261 synchronizes with the detection signal 8P and inserts the one that is missing due to dropout. The signal SFG in the same state is obtained. In this case, in a steady state after the linear velocity has been brought to a constant level, this signal 5FQi has information indicating the position where the frame synchronization signal exists, and as shown in FIG. The period TFs including the signal section and some periods before and after the signal section is 10''. This detection (b) road? The signal SF'G from 61 is supplied to the -1 input terminal of switch circuit (2). On the other hand, the output signals of the crystal oscillator (2 groups) are supplied to the frequency divider 6, and from this, a signal SF' with a period equal to the period of the frame synchronization signal when the linear velocity is a predetermined value, that is, a signal SF' with a frame period. X (H in Figure 5) is obtained and supplied to the other input terminal of the switch circuit (to). In this case, as is clear from the figure, the signal SFX is a positive pulse signal with a minute pulse width. Between this switch circuit, the disk is pulled in at a constant linear velocity 1
In 1, the frequency divider (which can be switched to the 2I side), and its switching signal is obtained as follows. In other words, the output signal of the switch circuit (to) is switched to the frequency divider (3I side).
1A) The frequency is divided by VC, and its output is further supplied to the frequency divider (31B), and the output signal of the switch circuit (to) is divided by π, and the divided output determines whether or not there is a frame synchronization signal. The detection signal 8F from the frame synchronization signal detection circuit C2e is supplied to the presence/absence detection circuit 02, and the frame synchronization signal is, for example, 1.
When the frame synchronization signal is not detected for 6 frame periods, that is, the linear velocity has not been drawn to a constant value, the key is 0. When a frame synchronization signal is detected, the linear velocity has not been drawn to a constant value. An output signal DFS which becomes "1" is obtained from this presence/absence detection circuit C32. And this output signal DF
S is supplied as a switching control signal to the switch circuit ■, and this switch circuit
When the output signal DF8 is "1", the state shown in FIG. Therefore, when the disk is not drawn in at a constant linear velocity, the output SFX of the frequency divider 3I is connected between the switch circuits.
is obtained, the linear velocity is drawn constant, and the frame synchronization signal is stably detected, the signal SFG is obtained from the switch circuit (2). The signal obtained from the switch circuit 001 is supplied to the clear signal generation circuit (c) and the frequency divider (31
A). Therefore, a signal that alternately repeats "1" and "0" is obtained from the branching device (31A) every frame period or every Fil frame synchronization period. Then, this signal ~ is supplied to the switch circuit (231) as a switching signal. For example, during a certain period, the signal ~231 is in the state of the switch circuit (2J), and the signal level is "0".
In a certain period, the switch circuits are switched to the state shown in the figure and the opposite state, and the signal So and the signal So become 1.
The signal is obtained alternately from this switch circuit (23) every frame period or every frame synchronization period. and,
The output signal of this switch circuit c23 is supplied to a clear signal generation circuit (25). During the period when the output signal of the clear signal generation circuit (from the switch circuit 2) is "0", the output signal of the switch circuit (2 countries) is obtained, and the output signal between the switch circuits is "1". At some point, a clear signal that becomes "0" is obtained,
This is supplied to the clear terminal of Callan 4 (21+). As mentioned above, the counter 1211 is in the clear state when the signal supplied to the clear terminal is "0", and input when it is "]". Since the clock P i is configured to count, when the output signal of the switch circuit (to) is "0" and the signal So or the signal S is supplied to the clear terminal of this counter C21), the signal So Then, the input clock C within the positive polarity inversion interval
P is counted by the counter (21), and in the signal So, the input clock CP is counted by the counter (21) within the negative polarity inversion interval.
It will be counted as 1. First, the number of clocks CP included within the inversion interval of positive polarity and negative polarity is counted. When the output signal of the switch circuit ■ is in the state of "1", the signal supplied to the clear terminal of the counter C21) is "1".
0", so the counter (211) is in a clear state.Then, the output signal between this switch circuit is "1".
Since the position where the value changes from "0" to "0" appears every frame period or every frame synchronization period, the counter (211 is 1
It is also cleared every frame period or every frame synchronization period. In this case, the switch circuit t2 is 1
The signal S is transmitted every frame cycle period or every frame synchronization period.
Since the signal O and the signal SO are obtained alternately, detection of the length of the positive polarity inversion interval and detection of the length of the negative polarity inversion interval is time-divisionally performed every I frame period or every I'il frame synchronization period. It is done according to purpose. Then, within one frame cycle period or one frame synchronization period from this counter C11, the maximum reversal interval is 5.5T when the linear velocity of the disk is a predetermined value during the signal So. Clock CP included at a certain time
If there is a reversal interval that is longer than the number of clocks counted by one clock, it will be ``0'', otherwise it will be ``0''.
An output NO of 1 is obtained. And this output NO.
When becomes "0", the counter 211 is rendered incapable of counting, and since this output NO is supplied to the clear signal generation circuit, the counter (21) is no longer dependent on the signal SO or the clear signal So. is prevented from being cleared. This is the signal SFX for the next frame period or the signal S for the next frame synchronization period.
It is made to continue as long as the counter (211) is cleared by FG. In other words, the output No. of the counter Q1 is updated every one frame cycle period or every one frame synchronization period. The output NQ is supplied to the D terminal of the D flip-flop circuit fil, and this output No is latched to the D flip-flop circuit (40) by the rise of the signal SFX or signal SFG from the switch circuit (to). , the counter (21) is cleared by the signal SF'X or the signal SFG.
The output signal of the switch circuit is delayed in the clear signal generating circuit c251 so that it is done after the latching of the output NQ to G is completed. According to the output of the D flip roller 1 circuit 4, linear velocity pull-in, velocity servo, and asymmetry correction are performed. t8ol is a system for pulling in a constant linear velocity and speed servo, and is also a system for correcting σQ asymmetry. Each of these up/down counters 6]
) and συ, and an output processing circuit and a decoy for D/A converting the count value output, etc., and the clock pulse from the clock pulse generation circuit 101 is input to the D flip-flop circuit (4G). Depending on the output, it is supplied to the up-count terminal or down-count terminal of the up-down counter 4111) (71). That is, the clock pulse generation circuit 6 has a frequency divider (3
1A) output signal ~ is supplied, and this signal SW is "1"
A pulse PU is generated at the beginning of a certain period, and a pulse PD is generated at the beginning of a period in which (IW) is rOJ.Then, the pulse PU is sent to an up/down counter through a gate circuit σ3. The pulse PD is supplied to the up-count terminal of the counter συ through the gate circuit σ4I.The pulse PD is supplied through the gate circuit l63v and through the switching circuit ([)4) In addition to being supplied to the up-count terminal of the up-down counter 61), this Norculus PD is also supplied to the up-down counter counter υ through the gate circuit σ and the switching circuit.
is supplied to the down count terminal of Then, if the Q output vS of the D flip-flop circuit is rlJ, the gates σ□□□ and σ→ are opened, and if the Q output v8 is "1", the gates are opened. There is. The voltage from the output processing circuit 1'lJ is supplied to the level comparison circuit (7) to drive the disk drive motor, and the voltage from the output processing circuit σ2 is supplied to the comparison circuit (3) for waveform conversion. A threshold voltage VT can be obtained. Switching circuit After the disk is drawn in at a constant linear velocity, this is used to switch system 6I to the phase servo system, and the output of the crystal oscillator is divided by the divider to obtain the result. A signal 3fX(
Fig. 6A) and a signal 3fp (with a frequency three times the frequency of the frame synchronization signal obtained by dividing the output of the PLL circuit, for example, in the frame synchronization signal detection circuit (c))
FIG. 6B) is supplied. Then, by the output DFS of the frame synchronization signal presence/absence detection circuit Gz, the output of the switching circuit (64) I/'i, the gate circuit and (74) until the rotation of the dial is pulled to a constant linear velocity. After the linear velocity is pulled to a constant value, the signal is switched to select the signal 3fX and the signal 3fpre. When the signal 3fX and the signal 3f are selected by the switching circuit -, the signal 3fx is supplied to the up-count terminal of the counter 11), and the signal 3f is supplied to the down-count terminal of the counter 11). Then, as shown in FIG. 6C, the output SL of the least significant bit of the counter υ becomes "1" every time the signal 3fx is supplied.
When the signal 3fp is supplied, the signal becomes "0". That is, the period of the signal SL is equal to that of the signal 3fX, and the duty ratio corresponds to the phase difference between the signal 3fx and the signal 3f. Since the upper bits do not change any further,
The motor is given a voltage that changes depending on the pulse width of the least significant bit, and is controlled by this voltage. In other words, phase servo is applied. Next, to further explain the example shown in FIG. 4, first, the process until the disk is drawn in at a constant linear velocity will be explained. That is, until the disk is drawn in at a constant linear velocity, the output DFS of the frame synchronization signal presence/absence detection circuit c32 is "
0'' state, and the output signal SFX (FIG. 5H) of the frequency divider is obtained from the switch circuit. Therefore, the initial output of the branching device (31A) is a signal 8wt that alternately repeats rlJ and rOJ every frame period as shown in Fig. 5 IIC, and this signal SWI is output from the switch circuit (c). 1 frame period period FA which is “1”
In the frame cycle period FB, the signal So is obtained, and the signal 8iv1 is "0". In this case, since the signal SFX is a positive pulse signal with a minute pulse width, the signal So in the period FA and the signal So in the period FB are obtained almost as they are from the clear signal generation circuit (c). Therefore, in the period FA, the length of the reversal interval of the positive polarity of the reproduced signal, and in the period FB, the length of the reversal interval of the negative polarity of the reproduced signal are detected over the entire one frame cycle period. Then, from the counter c21), each frame cycle period F
In A and FB, when the length of even one reversal interval is longer than the maximum reversal interval of 5.5T when the linear velocity of the disk is a predetermined value, that is, when the linear velocity of the disk is slow, the value is "0". The output N. is obtained, the rotation speed until this pull-in is achieved is slow, and the output VE of the D flip-flop circuit 00 is
I is "O", and the output V8 is "1". Therefore, at this time, only the gate gate circuit - is in an open state. Also, at this time, the frame synchronization signal presence/absence detection circuit 0
The switching circuit (64) is a gate circuit by the output DFS of 2.
and ff4). Therefore, from the clock generation circuit 6n, a pulse PU (J in FIG. 5) is obtained at the beginning of the period FA, and a pulse PD (K in the same figure) is obtained at the beginning of the period F'H.
The pulse PD is supplied to the up-count terminal of the up-down counter II through the gate circuit and the switching circuit, and its count value is increased. Therefore, a voltage that gradually increases is obtained from the output processing circuit and is supplied to the level comparator (7), so that the voltage applied to the motor increases and the rotational speed of the motor increases. In this state, since the gate circuit σ3σ is closed, no up or down clock is supplied to the asymmetry correction system's ° counter σD, and the voltage corresponding to the preset count value is output to the output processing circuit σ. This is obtained from the threshold voltage VT (!: exceeds. When the rotational speed increases to near the predetermined linear velocity, the maximum reversal interval in the signal So crosses So is 5.5T. Therefore, depending on the detection accuracy of the counter (2D), the maximum reversal interval may be longer or shorter than 5.5T, and the output No. of the counter (21) will be not only "0" but also "I". In other words, the maximum reversal interval is 5.5
When it becomes shorter than T, that is, when the speed becomes slightly faster than the predetermined value, the output No becomes "1" and the outputs VS ke rlJ and output vS of the D flip-flop circuit become "0". Then, at this time, the gate gate circuit 174) is turned on, so the clock generation circuit 174) is activated.
is supplied to the duran count terminal of the up/down counter 6υ through this gate circuit σ4 and the switching circuit (incorporated), and its count value is decreased. Therefore, the output voltage of the output processing circuit (62) is lowered and the rotational speed of the motor is lowered.
When the length of the period of "1" and the length of the period of "0" become equal in relation to the time constant of the output processing circuit line, the count value of the up/down counter becomes almost constant, A voltage corresponding to this count value is obtained from the output processing circuit, so that the disk rotates at a constant linear velocity. At this time, the output vS of the D flip-flop circuit is "1".
”, if the clock pulse PD or PU is obtained during the period, since the gate circuits σ and σ are open, the clock pulse is supplied to the up or down count terminal of the up/down counter (71J), as will be described later. When the linear velocity is drawn to a constant value, the detection signal SF from the frame synchronization signal detection circuit (G) becomes "0", indicating the presence or absence of the frame synchronization signal. Output D of detection circuit CI3
F'S becomes "1", the switch circuit (to) is switched to the state shown in the figure, and the signal SFG is obtained from this. Also, this output DFS causes the switching circuit to switch between signals 3fX and 3.
f, and the motor is subjected to phase servo as described above. In this state, since the switching circuit (64) is switched to select the signals 3fX and 3f, it functions as an inversion interval detection circuit for the counter (211-digit asymmetry correction system σQ). Switch circuit (
Since the signal 19FG obtained from (to) is a signal having information on the section where the frame synchronization signal exists, in this example, this signal SFG is used to calculate this frame synchronization signal part,
In other words, the counter (21) performs the reversal interval detection operation only in the vicinity of the portion where the maximum reversal interval is of continuous positive polarity and negative polarity. Therefore, in this case, the asymmetry is corrected so that the on/off ratio of the maximum inversion interval of the frame synchronization signal portion in the reproduced signal becomes 50%. The correction of this asymmetry will be explained below. Signal 8FG obtained from the O switch circuit (Fig. 5C)
) is supplied to the clear signal generating circuit @ and also to the branching unit (31A). Since the signal SFG is a signal that matches the period of the frame synchronization signal in the reproduced signal, the output signal from the frequency divider (31A) is "1" per frame synchronization period as shown in Figure 5. ” and “0” are alternately repeated, and during the 1 frame synchronization period TA when the signal &W2 is “1”, the signal S is output from the switch circuit (c).
o is obtained and the signal 8W2 is "0" during the one frame synchronization period TB, the switch circuit (c) obtains the signal s□. Also, the clock generation circuit l! The output clocks PU and PD of io are outputted every time at the beginning of the 17-frame synchronization period TA and at the beginning of the 1-frame synchronization period T, as shown in FIGS. 5E and F.
are obtained for each starting point in B. On the other hand, from the clear signal generation circuit Q1, the switch circuit (
The signal So or s□ through C) is obtained at that time,
During other periods when signal SFQ is “1”, it is always “0”.
” is obtained and this is supplied to the clear terminal of the counter 0υ, so the counter Qυ is cleared during this period T
The maximum inversion interval of the frame synchronization signal obtained with FS is 5.
Detect whether it is longer or shorter than 5T. Then, during the period TA during which the signal So is obtained from the switch circuit (c), the maximum inversion interval of positive polarity is detected by the counter 01), and during the period TB during which the signal So is obtained from the switch circuit (c).
Then, the maximum inversion interval of negative polarity is detected by the counter Qυ. Then, the detection output No. of the counter Qυ is latched to the D flip-flop circuit 1 circuit (4 (I) by the rise of the signal SFG, so the output of the D flip-flop circuit (4G output
S and ■S each have a period TF8 as shown in FIG. 5G.
Updated at the end of . For example, in the period TA during which the maximum positive polarity reversal interval is detected, the length of the positive polarity maximum reversal interval in the signal s□ is 5.
If it is shorter than 5T, the output NO of the counter 6D is "1", so the output ■S is from the end of the period TFS in the period TA to the period TFS in the next period TB, as shown in q of the same figure. It remains ``1'' until the end of . Then, the gate circuits σ4 and σa are in an open state during this period, but during this period, the clock pulse generation circuit 6I outputs a pulse P.
Only D is obtained, which is supplied to the down-count terminal of the counter through the gate circuit σ. therefore,
The count value of the counter συ is lowered, and the value of the comparison threshold voltage vT is lowered. The length of the maximum positive polarity reversal interval becomes shorter when the comparison threshold voltage vT is higher than the voltage ■To when no asymmetry occurs, as shown in Figure 7.
Since this is the case when the voltage is U, the value of the voltage VT is lowered as described above and corrected to the correct voltage ■To. On the other hand, in the period TB for detecting the maximum negative polarity reversal interval, the length of the negative polarity maximum reversal interval in the signal So is 5.5.
If it is shorter than T, the output NQ of counter 01) is still “
1", but at this time, the D7 lip 70 tube circuit (4
The output VS of G becomes "1" from the end of the period TFS during the period TB to the end of the period TFS during the next period TA (the polarity is opposite to that of G in FIG. 5). Then, in this period, only the pulse PU is obtained from the clock pulse generation circuit 6G, so this pulse PU is supplied to the up-count terminal of the counter συ through the gate circuit σ east, the count value is increased, and the comparison thread is The value of the short voltage VT is increased. As is clear from FIG. 7, the maximum negative polarity reversal interval becomes shorter when the threshold voltage VT is a voltage VTD lower than the correct voltage To. Thus, the value of voltage VT is increased and corrected to 5 to become the correct voltage vTo. As described above, when the disk is rotating almost stably at a constant linear velocity, if an asymmetry phenomenon occurs in the output of the waveform conversion circuit, detect the positive polarity of the maximum inversion interval in the output of the waveform conversion circuit. The up/down counter is counted up or down depending on the output and the detected output of the negative polarity, thereby correcting the asymmetry phenomenon. In addition, when the signals 3fX and 3fp are applied to the phase servo or motor, the rotational speed fluctuates greatly due to dropout or some other reason, and the frame synchronization signal is detected in the frame synchronization signal detection circuit (e). , when the frame synchronization signal is not detected for more than 16 consecutive frame synchronization periods, the output D of the frame synchronization signal presence/absence detection circuit 0
FS becomes 1 "0" and the switching circuit becomes a gate circuit -
and σ(A) are selected. Then, the D flip-flop circuit (4G
The outputs ■, S, and ■S supply an up-clock or a down-clock to the up-down counter Ill as appropriate, and speed servo is rapidly applied so that the linear velocity becomes a predetermined value. When the frame synchronization signal is detected, the output DF8 of the presence/absence detection circuit 0a returns to "1", and the switching circuit - is switched to a state where phase servo is applied. A specific example of the configuration of the apparatus shown in FIG. 4 described above is shown in FIG. In this example, the detection output NQ of the counter (21) is obtained from NAND game (21N), and when the number of clocks CP included when the maximum inversion interval is 5.5T is counted, the predetermined value of the count output is When all the bits become “1” K, the Nante gate (21N
) is set to "0". A clock CP generator (two are a crystal oscillator (22A) and a counter (22A) that divides the output of this oscillator (22A)).
B), the counter (22B) is loaded to a predetermined count value by the rise of the signal from the clear signal generation circuit (C), and the start point of the detected inversion interval and the clock CP obtained from this counter are The generated phase is always kept in a constant relationship. Clear signal generation circuit (c) is Nando game) (25A)
and inverters (25B) (25C) (25D). The inverters (25B) (2aQ) (25C>) are for delaying the output signal of the switch circuit (to). The switch circuit (c) is a Nando game) (23A) (23
B) and an inverter (230), and the signal S
The signal o is supplied to the Nantes gate (23A), and the signal So is supplied to the Nantes gate (23B). Then, the signal ~ from the branching device (31A) is directly transmitted to the Nantes gate (23
B) is connected to the Nant Gate (
23A), these NAND games (23A) and (23B) are alternately brought into the open state. In addition, the output NQ of the Nantes gate (21N) is supplied to these Nantes gates (23 people) (23B), and when this output NQ becomes "0", these Nantes gates (23A) and (23B)
is in a closed state so that signals 8Q and 8Q are not gated. The switch circuit (to) is a Nantes gate (30A) (30
B) (30C), a frame period signal SFX is supplied to the Nantes gate (30A), which is gate-controlled by the output DF'8 of the frame synchronization detection circuit Oa, and the frame period signal SFX is supplied to the Nantes gate (30B). A frequency signal 8FG is supplied, which is what the output DFS is gated by the signal inverted by the inverter (32C). The frame synchronization signal presence/absence detection circuit 04 is supplied together with the counter to the NAND game (32B), and the -frequency division output from the frequency division counter 01) is supplied to the counter (32A) (32B). When the frame synchronization signal is detected in the frame synchronization signal detection circuit (c), the signal 8F is rOJ, so the counter (32A) is in the reset state. The output DFS of (32B) becomes "1". Further, when the frame synchronization signal detection circuit (c) does not detect the frame synchronization signal, the signal 8F becomes "1", so that the counter (32A) becomes in a countable state. Then, when a 16-frame synchronization period has elapsed after the 7-frame synchronization signal is no longer detected, the 1-divided output of the counter Gυ rises to "1", so the output of the counter (32A) becomes "1". 1j, and the output DFS of the Nant gate (32B) becomes fOJ.
(50A) (50B) (500) and Nantogame) (
50D) and an inverter (50B). Then, the signal r and (IF) signal SW are disabled.
(50A) (50B) (50C) K and the Nandt gate (5oD) K are supplied, and from the inverter (50B), at the beginning of period TA or F'A, three inverters p ( soA) (50B) (50C
), a pulse PD having a pulse width corresponding to the delay time can be obtained. In addition, the clock pulse PU generation circuit section similarly has three inputs that function as a delay circuit, < -p
(50F) (50GX50H) and Nando Game) (5
It consists of an inverter (50J) and an inverter (50C).
F) (50G) (50H) is supplied to the inverter (50J).
Therefore, at the beginning of period TB or period FB, a pulse PU having a pulse width corresponding to the delay time of the three inverters (50F) (50G) (50H) is obtained. Gate circuits - σ4 and σXun are Nant gates. The switching circuit H is a Nant gate (64A) (64B) (64
C) Consists of (64D) (64B) and (64F). The signal 3fx is supplied to the Nante gate (64A), and the signal 3fp is supplied to the Nante gate (64B). On the other hand, the output DF8 of the presence/absence detection circuit 6 is supplied as is to these Nante gates (64A) (64B). , these gates (64A
) (64B) is opened. In addition, the output from the Nant gate is supplied to the Nant gate (640), the output from the Nant gate σ is supplied to the Nant gate (64D), and the signal obtained by inverting the output DF8 by the inverter (32C) is supplied to the Nant gate (640). The gates (640) (64D) are set to 5 so that these gates (64C) (64D) are open when no frame synchronization signal is detected for more than 16 frame period periods or 16 frame synchronization periods. Then, the outputs of the Nands gates (64A) and (64C) are supplied to the Nands gate (64B), the output of which is supplied to the up count terminal of the 7-up down counter ID, and the output of the Nands gates (64B) and (64D) is supplied to the Nands gate (64B). (6
4F), and its output is supplied to the down-count terminal of the counter Ill, respectively. In this example, the counter 6B is a 4-bit counter, and in the output processing circuit 121, the upper 3 bits of the 4-bit count output of the counter Ill are connected at one end in common. D/A conversion is performed by resistors (62A) (62B) (62C). Also, the count output of the least significant bit of the counter l1lill is connected to the Nant gate (62F) and the inverter (
It is added to the above D/A conversion output through a resistor (62G) and a resistor (62G), and is used for phase servo. In addition, in this case, when the up-down counter 6υ reaches a full count due to up-counting, and when the up-down counter 6υ reaches a zero count due to down-counting, the servo circuit will malfunction unless the up-counting and down-counting are stopped. Therefore,
The outputs of the Nandt gates (62D) and (62E) to which the count output of the upper 3 bits is supplied are respectively supplied to the Nandt gates (64B) and (64F), and when they reach full count and zero count, respectively, these gates (64B) ) (64F) is closed. The up/down counter ση is also a 4-bit counter, and the count output of the upper 3 bits is sent to the output processing circuit σ4.
D/λ conversion is performed by the resistors (72A), (72B), and (72C), and the threshold voltage vT is obtained. In addition, in this example, the drawing is performed at a constant linear velocity,
If the phase servo becomes unlocked for some reason after stable rotation at a constant linear velocity, the phase servo will be turned off and the speed servo will become less effective.
It is designed to quickly bring the mixture back to a stable state. In other words, - is a constant linear velocity pull-in lock circuit, and the output DFS of the presence/absence detection circuit 0 or the Nant gate (8
0B) and the D flip-flop circuit (
The Q output of 80A) is supplied to this Nantes gate (80B). The D terminal of this D flip-flop circuit (80A) is set at high level. A divided output is supplied. Further, the outputs of the Nant gates (62D) and (62E) are supplied to the Nant gate (80C), and the output thereof is supplied to the clear terminal of this D flip-flop circuit (80A) through an inverter (soD). The output of the Nandts gate (80B) is supplied to the Nandts gate (62F) for phase servo, and is also supplied to the inverting input terminal of the level comparison circuit (7) through the inverter (80E). Therefore, a frame synchronization signal is obtained and the output D
When FS is “1”, up/down counter 6υ
is neither full count nor zero count,
Since the output of the inverter (80D) becomes "1", the D flip Flora 1 circuit (80A) is cleared, and its Q output becomes "0", so the output of the Nant gate (80B) becomes "1". , the Nant gate (62F) is opened, the phase servo circuit works, and the level comparison circuit (
7), which is the reference voltage level for comparison.
) is set to low level. On the other hand, if the up/down counter becomes a full count or a zero count when the DFS is "1", so to speak, the servo lock is released.
The output of the Nant gate (SOC) is "1", and the inverter (
80D) output becomes "0"
A) is given a clock and its Q output becomes "1". Then, the output of the Nant gate (80B) becomes "0", so the Nant gate (62F) is closed, and the signal supplied to the inverting input terminal of the comparator (7) becomes high level, causing the speed servo to suddenly change. It makes you feel bad. Note that until the linear velocity is drawn to a constant value, the counter Q1) is reset by the frame period signal SFX obtained from the crystal oscillator, and the length of the reversal interval is detected in units of this frame period. If the frame synchronization cycle signal 8FG is used until this pull-in, if the frame synchronization signal is not detected, this signal SFG
The frequency is a branch signal of the free-running frequency of the PLL circuit, and is quite high in frequency with respect to the frame period.
For playback signals where the disk rotation speed is slow and the frame synchronization period is long, the maximum reversal interval may not be included within one cycle of the signal 8FQ, so there is a risk that it will not be possible to pull in a constant linear velocity. This is because there is. As described above, according to the present invention, the maximum inversion interval is detected only in the data frame synchronization signal portion that includes the maximum inversion period, so the maximum inversion interval is detected over the entire period. The disadvantages mentioned above do not occur. However, until a frame synchronization signal is not obtained until the rotational speed is stabilized, the maximum reversal interval is detected using the frame period as a unit.
Even when the speed servo is performed using the detection output of the maximum reversal interval, there is no problem that the speed servo is not pulled in. Note that when a signal that repeats the minimum reversal interval is used as the data frame synchronization signal, it goes without saying that the counter C1'l) detects this minimum reversal interval and corrects its asymmetry. .

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は先に提案されたディスク再生装置のサーボ系及
び波形変換回路の一例の系統図、第２図及び第３図はそ
の説明のための波形図、第４図はこの発明によるディス
ク再生装置の波形変換回路の一例をサーボ回路とともに
示す系統図１．第５図第６図及び第７図はその説明のた
めの波形図、第８図は第４図の例の具体的実施例の一例
を示す図である。 （３）は波形変換をするためのレベル比較回路、（２１
）は最大反転間隔を検出するカウンタ、０Ｉはその出力
のラッチ回路としてのＤフリツプフロツプ回路、輸はア
ップ又はダウン用のクロックパルス発生回路、σＱはア
シンメトリ−の補正系で、συはアップダウンカウンタ
、σりはＤ／人変換をなす出力処理回路である。 特開昭５８−３ｉ１９（１５）Fig. 1 is a system diagram of an example of the servo system and waveform conversion circuit of the previously proposed disc playback device, Figs. 2 and 3 are waveform diagrams for explaining the same, and Fig. 4 is a disc playback according to the present invention. System diagram 1 showing an example of the waveform conversion circuit of the device together with the servo circuit. FIG. 5, FIG. 6, and FIG. 7 are waveform diagrams for explaining the waveforms, and FIG. 8 is a diagram showing an example of a specific embodiment of the example in FIG. (3) is a level comparison circuit for waveform conversion, (21
) is a counter that detects the maximum inversion interval, 0I is a D flip-flop circuit as a latch circuit for its output, 0 is a clock pulse generation circuit for up or down, σQ is an asymmetry correction system, συ is an up/down counter, σ is an output processing circuit that performs D/person conversion. JP-A-58-3i19 (15)

Claims (1)

【特許請求の範囲】[Claims] ランレングスリミテッドコードで変貫周されたＰＣＭ信
号が記録されたディスクを再生する装置において、再生
信号が比較回路にてスレッショールド電圧と比較される
ことにより波形変換され、この波形変換された信号の反
転している期間のうちで最大又は最小のものの間隔が検
出され、この最大又は最小の反転間隔の正極性のものと
負極性のものとが等しくなるように上記スレッショール
ド電圧を制御するに当たって、上記最大又は最小の反転
間隔の検出は、上記最大又は最小の反転間隔が存在する
データフレーム同期信号の部分でのみ行なうようにする
とともに、上記データフレーム同期信号が再生信号から
抽出されるかどうかの検出回路が設けられ、このフレー
ム同期信号検出回路において上記フレーム同期信号が検
出されないときは、上記フレーム同期信号の代わりにフ
レーム周期の基準信号により上記フレーム同期信号部分
以外においても上記反転間隔の検出されるようにされた
ディスク再生装置の波形変換回路。In a device that plays back a disc on which a PCM signal whose frequency has been varied by a run-length limited code is recorded, the playback signal is waveform-converted by being compared with a threshold voltage in a comparator circuit, and the waveform-converted signal is The maximum or minimum interval of the reversal period is detected, and the threshold voltage is controlled so that the positive polarity and negative polarity of the maximum or minimum reversal interval are equal. In this case, the maximum or minimum inversion interval is detected only in the portion of the data frame synchronization signal where the maximum or minimum inversion interval exists, and the data frame synchronization signal is extracted from the reproduced signal. If the frame synchronization signal detection circuit does not detect the frame synchronization signal, a reference signal of the frame period is used instead of the frame synchronization signal to detect the inversion interval even in areas other than the frame synchronization signal portion. A waveform conversion circuit of a disc playback device that is configured to be detected.