JPS5824320Y2 - アナログ遅延素子のプッシュプル回路 - Google Patents
アナログ遅延素子のプッシュプル回路Info
- Publication number
- JPS5824320Y2 JPS5824320Y2 JP1981188466U JP18846681U JPS5824320Y2 JP S5824320 Y2 JPS5824320 Y2 JP S5824320Y2 JP 1981188466 U JP1981188466 U JP 1981188466U JP 18846681 U JP18846681 U JP 18846681U JP S5824320 Y2 JPS5824320 Y2 JP S5824320Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog delay
- delay elements
- phase
- bbd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
アナログ信号に対して時間遅延を与えることのできるア
ナログ遅延素子の一つとしてパケット・ブリゲート・デ
バイス（以下ＢＢＤと記載されることがある）があり、
近年になってとのＢＢＤを音声信号用の遅延装置として
用いることにより、例えば再生速度の可変なテープレコ
ーダ、ステレオ装置などにおける残響効果や反響効果の
付加装置、電子楽器における゛トレモロ効果、ビブラー
ト効果、コーラス効果の付加装置などを構成することが
試みられている。
ナログ遅延素子の一つとしてパケット・ブリゲート・デ
バイス（以下ＢＢＤと記載されることがある）があり、
近年になってとのＢＢＤを音声信号用の遅延装置として
用いることにより、例えば再生速度の可変なテープレコ
ーダ、ステレオ装置などにおける残響効果や反響効果の
付加装置、電子楽器における゛トレモロ効果、ビブラー
ト効果、コーラス効果の付加装置などを構成することが
試みられている。
第１図及び第２図はミアナログ遅延素子の一例として、
ＢＢＤを用いた音声信号用遅延装置の従来例を示すブロ
ック図であって、この第１図、第２図にむいて、ＢＡＩ
、ＢＡ２ ｔｒｉバッファ増幅器、ＢＢＤ、ＢＢＤ
１．ＢＢＤ２はパケット・ブリゲート・デバイス、ＡＤ
Ｄ は加算器、ＣＰＩ、ＣＦ２ば２相りロック信号、１
は信号入力端子、２は信号の出力端子であり、第１図示
の回路にむいては入力端子１に与えられた入力信号がバ
ッファ増幅器ＢＡｌを介してＢＢＤ に与えられると、
２相りロック信号ＣＰ１．ＣＰ２の印加によるＢＢＤの
動作、すなわち、ＢＢＤにおけるサンプリングホールド
機能及びシフトレジスタ機能とによって入力信号が所定
の時間だけ遅延された信号となされ、その遅延された信
号がバッファ増幅器ＢＡ２ を介して出力端子２に送
出され、また、第２図示の回路においてＩｄ、入力端子
１に与えられた入力信号がバッファ増幅器ＢＡ１ を介
して２つのＢＢＤ、すなわちＢＢＩｈ、ＢＢＤ２に与え
られ、前記のＢＢＤｌ、ＢＢＤ ２によって所定の時間
だけ遅延された信号出力が加算器ＡＤＤによって加算さ
れて出力端子２に送出される。
ＢＢＤを用いた音声信号用遅延装置の従来例を示すブロ
ック図であって、この第１図、第２図にむいて、ＢＡＩ
、ＢＡ２ ｔｒｉバッファ増幅器、ＢＢＤ、ＢＢＤ
１．ＢＢＤ２はパケット・ブリゲート・デバイス、ＡＤ
Ｄ は加算器、ＣＰＩ、ＣＦ２ば２相りロック信号、１
は信号入力端子、２は信号の出力端子であり、第１図示
の回路にむいては入力端子１に与えられた入力信号がバ
ッファ増幅器ＢＡｌを介してＢＢＤ に与えられると、
２相りロック信号ＣＰ１．ＣＰ２の印加によるＢＢＤの
動作、すなわち、ＢＢＤにおけるサンプリングホールド
機能及びシフトレジスタ機能とによって入力信号が所定
の時間だけ遅延された信号となされ、その遅延された信
号がバッファ増幅器ＢＡ２ を介して出力端子２に送
出され、また、第２図示の回路においてＩｄ、入力端子
１に与えられた入力信号がバッファ増幅器ＢＡ１ を介
して２つのＢＢＤ、すなわちＢＢＩｈ、ＢＢＤ２に与え
られ、前記のＢＢＤｌ、ＢＢＤ ２によって所定の時間
だけ遅延された信号出力が加算器ＡＤＤによって加算さ
れて出力端子２に送出される。
第２図示の回路のように２つのＢＢＤを並列的に用いる
と、第１図示の回路による遅延回路に比べてＳ／Ｎが３
ｄＢだけ改善されるのである。
と、第１図示の回路による遅延回路に比べてＳ／Ｎが３
ｄＢだけ改善されるのである。
ところで、ＢＢＤは第３図に示す特性曲線例図のように
その入出力特性に非直線性を有するために、ＢＢＤを通
った信号は高調波歪を含んだものとなる。
その入出力特性に非直線性を有するために、ＢＢＤを通
った信号は高調波歪を含んだものとなる。
第４図はＢＢＤにち・ける入力信号レベルと全高調波歪
との関係を示す一例特性曲線図である。
との関係を示す一例特性曲線図である。
以上の説明から明らかなように、アナログ遅延素子を用
いた遅延装置にお・いては、出力信号中に比較的大きな
高調波歪が含１れたものとなるために、これが忠実度の
高い音声信号機器を構成する場合などに支障を与えるこ
とになる。
いた遅延装置にお・いては、出力信号中に比較的大きな
高調波歪が含１れたものとなるために、これが忠実度の
高い音声信号機器を構成する場合などに支障を与えるこ
とになる。
本考案は、同一の２相りロック信号で駆動されることに
より、それぞれ同一の時間遅延を入力される信号に与え
て出力しうるような複数個のアナログ遅延素子をそれぞ
れ複数個のアナログ遅延素子が並列的に接続された２群
に分け、前記の２群の複数個のアナログ遅延素子の内の
一方の群のものに入力信号と同位相の信号を与え、前記
の２群の複数個のアナログ遅延素子の内の他方の群のも
のに前記入力信号と逆位相の信号を与えるよう、前記入
力信号を位相反転させる位相反転手段と、前記の２群の
複数個のアナログ遅延素子の内の一方の群の正位相の出
力信号から前記の２群の複数個のアナログ遅延素子の内
の他方の群の逆位相の出力信号を減算する手段とからな
るアナログ遅延素子のプッシュプル回路を提供して、前
記した問題点を解決したものであり、以下、添付図面を
参照してその具体的な内容を明らかにする。
より、それぞれ同一の時間遅延を入力される信号に与え
て出力しうるような複数個のアナログ遅延素子をそれぞ
れ複数個のアナログ遅延素子が並列的に接続された２群
に分け、前記の２群の複数個のアナログ遅延素子の内の
一方の群のものに入力信号と同位相の信号を与え、前記
の２群の複数個のアナログ遅延素子の内の他方の群のも
のに前記入力信号と逆位相の信号を与えるよう、前記入
力信号を位相反転させる位相反転手段と、前記の２群の
複数個のアナログ遅延素子の内の一方の群の正位相の出
力信号から前記の２群の複数個のアナログ遅延素子の内
の他方の群の逆位相の出力信号を減算する手段とからな
るアナログ遅延素子のプッシュプル回路を提供して、前
記した問題点を解決したものであり、以下、添付図面を
参照してその具体的な内容を明らかにする。
第５図及び第７図は本考案のアナログ遅延素子のプッシ
ュプル回路を説明するためのブロック図であり、第６図
は本考案の一実施例を示すブロック図であって、アナロ
グ遅延素子の一例としてＢＢＤを用いた例を示すもので
ある。
ュプル回路を説明するためのブロック図であり、第６図
は本考案の一実施例を示すブロック図であって、アナロ
グ遅延素子の一例としてＢＢＤを用いた例を示すもので
ある。
各図にむいて、１は信号の入力端子、２は出力端子、Ａ
Ｉは非反転バッファ増幅器、Ａ２は反転バッファ増幅器
（位相反転回路Ａ２）、ＢＢＤＩは第１の群のＢＢＤ１
ＢＢＤ２は第２の群ＢＢＤ、Ｒ１〜Ｒ４は抵抗、Ａ３は
差動増幅器である。
Ｉは非反転バッファ増幅器、Ａ２は反転バッファ増幅器
（位相反転回路Ａ２）、ＢＢＤＩは第１の群のＢＢＤ１
ＢＢＤ２は第２の群ＢＢＤ、Ｒ１〜Ｒ４は抵抗、Ａ３は
差動増幅器である。
第５図及び第７図のブロック図で示されるアナログ遅延
素子のプッシュプル回路は、第１．第２の群のアナログ
遅延素子がそれぞれ１個のＢＢＤによって構成されてむ
り、また、本考案の一実施例である第６図のブロック図
で示されるアナログ遅延素子のプッシュプル回路は、第
１．第２の群のアナログ遅延素子がそれぞれ２個づつの
ＢＢＤによって構成されている。
素子のプッシュプル回路は、第１．第２の群のアナログ
遅延素子がそれぞれ１個のＢＢＤによって構成されてむ
り、また、本考案の一実施例である第６図のブロック図
で示されるアナログ遅延素子のプッシュプル回路は、第
１．第２の群のアナログ遅延素子がそれぞれ２個づつの
ＢＢＤによって構成されている。
入力端子１に供給された入力信号は、非反転バッファ増
幅器Ａ１を介して第１の群のＢＢＤに与えられ、また、
入力信号は反転バッファ増幅器Ａ２を介して第２の群の
ＢＢＤに与えられる。
幅器Ａ１を介して第１の群のＢＢＤに与えられ、また、
入力信号は反転バッファ増幅器Ａ２を介して第２の群の
ＢＢＤに与えられる。
今、第１の群のＢＢＤに与えられた入力信号をＥｃｏｓ
ωｔとし、また、第２の群のＢＢＤに与えられた入力信
号なＥｃｏｓ（ωｔ＋π）とすると、第１の群のＢＢＤ
からの出力信号Ｓ１と第２の群のＢＢＤからの出力信号
Ｓ２とは、ＢＢＤの非直線特性のために次の（１） 、
（２）式によって示されている（両群のＢＢＤは同一の
２相りロック信号によって１駆動されていて、各群のＢ
ＢＤによって信号に与えられる時間遅延は等しいから、
（１） ？ （２）式中には、ＢＢＤによって信号へ与
えられている時間遅延量を示す項の表示は省略されてい
る）ように、それぞれ高調波成分を含んでいるものとな
る。
ωｔとし、また、第２の群のＢＢＤに与えられた入力信
号なＥｃｏｓ（ωｔ＋π）とすると、第１の群のＢＢＤ
からの出力信号Ｓ１と第２の群のＢＢＤからの出力信号
Ｓ２とは、ＢＢＤの非直線特性のために次の（１） 、
（２）式によって示されている（両群のＢＢＤは同一の
２相りロック信号によって１駆動されていて、各群のＢ
ＢＤによって信号に与えられる時間遅延は等しいから、
（１） ？ （２）式中には、ＢＢＤによって信号へ与
えられている時間遅延量を示す項の表示は省略されてい
る）ように、それぞれ高調波成分を含んでいるものとな
る。
Ｓｌ ＝Ｅｃｏｓωｔ＋Ｅ２ｃｏｓ２ωｔ＋Ｅ ３ｃｏ
ｓ３ωｔ＋Ｅ４ｃｏｓ４ωｔ＋・・・・・・・・・（１
）Ｓ ２＝Ｅｃｏｓ （ωｔ＋π）＋Ｅ２ ｃｏｓ２
（ωｔ−＋４ ）＋Ｅ３ｃｏｓ３（ωｔ＋π）＋Ｅ４ｃ
ｏｓ４（ωｔ＋７ｒ）（２）上記の（１）式で示される
第１の群のＢＢＤからの出力信号Ｓ１は、抵抗Ｒ１、Ｒ
２の回路を介して差動増幅器Ａ３にお・ける非反転入力
端子に与えられ、また、両式の（２）式で示される第２
の群のＢＢＤからの出力信号Ｓ２は、抵抗Ｒ３を介して
差動増幅器Ａ３にむける反転入力端子に与えられる。
ｓ３ωｔ＋Ｅ４ｃｏｓ４ωｔ＋・・・・・・・・・（１
）Ｓ ２＝Ｅｃｏｓ （ωｔ＋π）＋Ｅ２ ｃｏｓ２
（ωｔ−＋４ ）＋Ｅ３ｃｏｓ３（ωｔ＋π）＋Ｅ４ｃ
ｏｓ４（ωｔ＋７ｒ）（２）上記の（１）式で示される
第１の群のＢＢＤからの出力信号Ｓ１は、抵抗Ｒ１、Ｒ
２の回路を介して差動増幅器Ａ３にお・ける非反転入力
端子に与えられ、また、両式の（２）式で示される第２
の群のＢＢＤからの出力信号Ｓ２は、抵抗Ｒ３を介して
差動増幅器Ａ３にむける反転入力端子に与えられる。
差動増幅器Ａ３からは、上記した信号Ｓ１と信号Ｓ２と
の差信号（ＳＩ Ｓ２）が出力される。
の差信号（ＳＩ Ｓ２）が出力される。
すなわち、差動増幅器Ａ３からの出力信号（Ｓｌ−８２
）は次の（３）式によって示されるものとなる。
）は次の（３）式によって示されるものとなる。
（Ｓｌ−８２）＝２（Ｅｃｏｓωｔ＋Ｅ３ｃｏｓ３ωｔ
＋ −） （３）このように、本考案のアナログ遅
延素子のブツシュプル回路では、出力端子２に送出され
る出力信号が上記の（３）式で示されるように、偶数次
の高調枝成分がアナログ遅延素子のプッシュプル回路に
よって打消されているので、従来例回路に比べて歪率が
大巾に改善されるのである。
＋ −） （３）このように、本考案のアナログ遅
延素子のブツシュプル回路では、出力端子２に送出され
る出力信号が上記の（３）式で示されるように、偶数次
の高調枝成分がアナログ遅延素子のプッシュプル回路に
よって打消されているので、従来例回路に比べて歪率が
大巾に改善されるのである。
第５図及び第７図に示されるブロック図の場合では、Ｓ
／Ｎが３ｄＢ改善され（信号レベルは２倍となるが、ノ
イズレベルは（６にしかならないため）るのであり、さ
らに、第６図示の本考案の一実施例回路では一層Ｓ／Ｎ
の向上が遠戚されるのである。
／Ｎが３ｄＢ改善され（信号レベルは２倍となるが、ノ
イズレベルは（６にしかならないため）るのであり、さ
らに、第６図示の本考案の一実施例回路では一層Ｓ／Ｎ
の向上が遠戚されるのである。
第７図に示す本考案を説明するためのブロック図のもの
では、第１の群のＢＢＤからの信号路中に設けられた抵
抗Ｒ２に対して並列にコンデンサＣ１を接続し、また、
抵抗Ｒ４に並列にコンデンサＣ２を接続することにより
、非反転バッファ増幅器Ａ１→第１の群のＢＢＤ→ＢＤ
→幅器Ａ３の非反転入力１での系中で伝送される信号の
高域成分の位相ずれと、反転バッファ増幅器Ａ２→第２
の群のＢＢＤ→差動増差動増幅器Ａ３０力転入力１中で
伝送される信号の高域成分の位相ずれを補償して、差動
増幅器Ａ３における誤差及び信号中の位相歪を減少させ
ると共に、出力信号中に含１れるクロック信号成分を減
少乃至は除去することができるのであり、この第７図に
示す本考案を説明するためのブロック図のものは、遅延
時間を多くするために、多数接続する場合に有効である
。
では、第１の群のＢＢＤからの信号路中に設けられた抵
抗Ｒ２に対して並列にコンデンサＣ１を接続し、また、
抵抗Ｒ４に並列にコンデンサＣ２を接続することにより
、非反転バッファ増幅器Ａ１→第１の群のＢＢＤ→ＢＤ
→幅器Ａ３の非反転入力１での系中で伝送される信号の
高域成分の位相ずれと、反転バッファ増幅器Ａ２→第２
の群のＢＢＤ→差動増差動増幅器Ａ３０力転入力１中で
伝送される信号の高域成分の位相ずれを補償して、差動
増幅器Ａ３における誤差及び信号中の位相歪を減少させ
ると共に、出力信号中に含１れるクロック信号成分を減
少乃至は除去することができるのであり、この第７図に
示す本考案を説明するためのブロック図のものは、遅延
時間を多くするために、多数接続する場合に有効である
。
以上、詳細に説明したところから明らかなように、本考
案のアナログ遅延素子のプッシュプル回路は、複数のア
ナログ遅延素子が並列接続された２群のアナログ遅延素
子を用いることにより単独のアナログ遅延素子を並列接
続したものよりもＳ／’Ｎを改善することができ、互い
に逆位相である２信号をアナログ遅延素子で遅延させた
後、正相の出力信号から逆相の出力信号を減算するプッ
シュプル回路により出力信号中に含１れている偶数次の
高調波成分を打消すことができるから、従来の同種の回
路と比べて歪率を大幅に改善することができる等の効果
があり、したがって、本考案の適用により高い忠実度を
有する各種装置を容易に提供することができる。
案のアナログ遅延素子のプッシュプル回路は、複数のア
ナログ遅延素子が並列接続された２群のアナログ遅延素
子を用いることにより単独のアナログ遅延素子を並列接
続したものよりもＳ／’Ｎを改善することができ、互い
に逆位相である２信号をアナログ遅延素子で遅延させた
後、正相の出力信号から逆相の出力信号を減算するプッ
シュプル回路により出力信号中に含１れている偶数次の
高調波成分を打消すことができるから、従来の同種の回
路と比べて歪率を大幅に改善することができる等の効果
があり、したがって、本考案の適用により高い忠実度を
有する各種装置を容易に提供することができる。
第１図及び第２図はアナログ遅延素子を用いた遅延装置
の従来例を示すブロック図、第３図及び第４図はＢＢＤ
の特性曲線例図、第５図及び第７図は本考案のアナログ
遅延素子のプッシュプル回路についての説明ためのブロ
ック図、第６図は本考案のアナログ遅延素子のプッシュ
プル回路の一実施例を示すブロック図である。 ＢＢＤ、ＢＢＤ １．ＢＢＤ２・・・・・・パケット・
プリゲート・デバイス、ＢＡｌ、Ｂｉ２ ・・・・・・
バッファ増幅器、ＡＤＤ・・・・・・加算器、Ａ１・・
・・・・非反転バッファ増幅器、Ａ２・・・・・・反転
バッファ増幅器、Ａ３・・・・・・差動増幅器、Ｒ１−
Ｒ４・・・・・・抵抗、ＣＩ、Ｃ２・・・・・・コンデ
ンサ、１・・・・・・入力端子、２・・・・・・出力端
子。
の従来例を示すブロック図、第３図及び第４図はＢＢＤ
の特性曲線例図、第５図及び第７図は本考案のアナログ
遅延素子のプッシュプル回路についての説明ためのブロ
ック図、第６図は本考案のアナログ遅延素子のプッシュ
プル回路の一実施例を示すブロック図である。 ＢＢＤ、ＢＢＤ １．ＢＢＤ２・・・・・・パケット・
プリゲート・デバイス、ＢＡｌ、Ｂｉ２ ・・・・・・
バッファ増幅器、ＡＤＤ・・・・・・加算器、Ａ１・・
・・・・非反転バッファ増幅器、Ａ２・・・・・・反転
バッファ増幅器、Ａ３・・・・・・差動増幅器、Ｒ１−
Ｒ４・・・・・・抵抗、ＣＩ、Ｃ２・・・・・・コンデ
ンサ、１・・・・・・入力端子、２・・・・・・出力端
子。
Claims (1)
- 同一の２相りロック信号で駆動されることにより、それ
ぞれ同一の時間遅延を入力される信号に与えて出力しう
るような複数個のアナログ遅延素子をそれぞれ複数個の
アナログ遅延素子が並列的に接続された２群に分け、前
記の２群の複数個のアナログ遅延素子の内の一方の群の
ものに入力信号と同位相の信号を与え、前記の２群の複
数個のアナログ遅延素子の内の他方の群のものに前記入
力信号と逆位相の信号を与えるよう、前記入力信号を位
相反転させる位相反転手段と、前記の２群の複数個のア
ナログ遅延素子の内の一方の群の正位相の出力信号から
前記の２群の複数個のアナログ遅延素子の内の他方の群
の逆位相の出力信号を減算する手段とからなるアナログ
遅延素子のプッシュプル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981188466U JPS5824320Y2 (ja) | 1981-12-17 | 1981-12-17 | アナログ遅延素子のプッシュプル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981188466U JPS5824320Y2 (ja) | 1981-12-17 | 1981-12-17 | アナログ遅延素子のプッシュプル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118600U JPS57118600U (ja) | 1982-07-23 |
| JPS5824320Y2 true JPS5824320Y2 (ja) | 1983-05-24 |
Family
ID=29992057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981188466U Expired JPS5824320Y2 (ja) | 1981-12-17 | 1981-12-17 | アナログ遅延素子のプッシュプル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824320Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014281A (ja) * | 1973-06-07 | 1975-02-14 | ||
| JPS52141540A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Noise eliminator for analog memory element |
-
1981
- 1981-12-17 JP JP1981188466U patent/JPS5824320Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5014281A (ja) * | 1973-06-07 | 1975-02-14 | ||
| JPS52141540A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Noise eliminator for analog memory element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118600U (ja) | 1982-07-23 |
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