JPS58213515A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS58213515A JPS58213515A JP58093289A JP9328983A JPS58213515A JP S58213515 A JPS58213515 A JP S58213515A JP 58093289 A JP58093289 A JP 58093289A JP 9328983 A JP9328983 A JP 9328983A JP S58213515 A JPS58213515 A JP S58213515A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3093—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal comprising a differential amplifier as phase-splitting element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、差動増幅回路に関し、更に詳細には差動増幅
回路を含むコンパレータに関する。
回路を含むコンパレータに関する。
（技術背景）
当該技術分野において周知の如く、多くのコノパレータ
はその入力段に差動増幅回路を含んでいる。標準の集積
回路処理技術を使用して比較的に広い帯域幅を得るため
に、その差動増幅回路は一対のｎ−ｐ７ｎトランジスタ
を含みそれらのベース電極は入力信号にそしてそれらの
エミッタ電極は共通の電流源に接続される。入力信号に
対し比較的高いゲインを供給するために、多段コンパレ
ークを設けることが望ましい場合が多い。しかし、ｎ−
ｐ−ｎトランジスタがその多段コンパレータに使用され
るとき、入力信号のＤＣレベルが正のコレクタ電圧源（
典型的には＋Ｖｃｃ）に向ってシフトされる。従って、
そのような多段コンパレ−夕回路は増幅器の後段にレベ
ル・シフト回路を設けて増幅された信号のＤＣレベルを
負にシフトしている。典型的ｔこは、そのレベル゛ンフ
ト回路はツェナー・ダイオードを含んでいる。そのツェ
ナー・ダイオードを調和させるだめに不足する処理の影
響を減少させるために使用される１つの手法は、第１ゲ
イン段の後に埋め込捷れたツェナー・ダイオードを設け
ることであり、このことは例えば、１９８０年１２月の
ＩＥＥＥ Ｊｏｕｒｎａｌ、 ｏｆＳｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕ、ｉｔｓ＋ Ｖｏｌ、 ＳＣ−１５、
／１６６のＧ、 Ｅｒｄｉ著［Ａ Ｐ’ａｓｔ 、 Ｌ
ａｔｃｈｉｎｇ Ｃｏｍｐａｒａ−１ｏｒ ｆｏｒ １
２ Ｂｉｔ Ａ／Ｄ Ａｐｐｌｉｃａｔｉｏｎｓ Ｊ
ＩＣ記載されている。しかし、この埋め込みツェナー・
ダイオードを使用することは、標準の集積回路処理技術
から離れることになる。
はその入力段に差動増幅回路を含んでいる。標準の集積
回路処理技術を使用して比較的に広い帯域幅を得るため
に、その差動増幅回路は一対のｎ−ｐ７ｎトランジスタ
を含みそれらのベース電極は入力信号にそしてそれらの
エミッタ電極は共通の電流源に接続される。入力信号に
対し比較的高いゲインを供給するために、多段コンパレ
ークを設けることが望ましい場合が多い。しかし、ｎ−
ｐ−ｎトランジスタがその多段コンパレータに使用され
るとき、入力信号のＤＣレベルが正のコレクタ電圧源（
典型的には＋Ｖｃｃ）に向ってシフトされる。従って、
そのような多段コンパレ−夕回路は増幅器の後段にレベ
ル・シフト回路を設けて増幅された信号のＤＣレベルを
負にシフトしている。典型的ｔこは、そのレベル゛ンフ
ト回路はツェナー・ダイオードを含んでいる。そのツェ
ナー・ダイオードを調和させるだめに不足する処理の影
響を減少させるために使用される１つの手法は、第１ゲ
イン段の後に埋め込捷れたツェナー・ダイオードを設け
ることであり、このことは例えば、１９８０年１２月の
ＩＥＥＥ Ｊｏｕｒｎａｌ、 ｏｆＳｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕ、ｉｔｓ＋ Ｖｏｌ、 ＳＣ−１５、
／１６６のＧ、 Ｅｒｄｉ著［Ａ Ｐ’ａｓｔ 、 Ｌ
ａｔｃｈｉｎｇ Ｃｏｍｐａｒａ−１ｏｒ ｆｏｒ １
２ Ｂｉｔ Ａ／Ｄ Ａｐｐｌｉｃａｔｉｏｎｓ Ｊ
ＩＣ記載されている。しかし、この埋め込みツェナー・
ダイオードを使用することは、標準の集積回路処理技術
から離れることになる。
（発明の概要）
本発明Ｖこよれば、入力信号に結合される複数のカスケ
ード接続ゲイン段と、前記複数のゲイン段に接続される
レベル・シフト回路と、前記レベル・シフト回路に接続
される出力回路と、を有するコンバレー“夕回路が供給
される。レベル・７７１回路と複数のゲイン段はｎ−ｐ
−ｎトランジスタを含ミ、レベル・シフト回路のｎ−ｐ
−ｎトラフ’；’スタはツェナー・ダイオードとして接
続される。
ード接続ゲイン段と、前記複数のゲイン段に接続される
レベル・シフト回路と、前記レベル・シフト回路に接続
される出力回路と、を有するコンバレー“夕回路が供給
される。レベル・７７１回路と複数のゲイン段はｎ−ｐ
−ｎトランジスタを含ミ、レベル・シフト回路のｎ−ｐ
−ｎトラフ’；’スタはツェナー・ダイオードとして接
続される。
この構成によって、カスケード接続されたゲイン段の入
力にも影響する。ツェナー・ダイオード接続トランジス
タによって発生される電圧の処理変動の影響は複数のカ
スケード接続された段の全体のゲインによって減少され
る。
力にも影響する。ツェナー・ダイオード接続トランジス
タによって発生される電圧の処理変動の影響は複数のカ
スケード接続された段の全体のゲインによって減少され
る。
各ゲイン段は一対のトランジスタを含み、そのベースは
第１接続点て一緒に接続され、一方のエミッタと一対の
トランジスタの各コレクタは入力信号源と電流源に結合
され、他方のエミッタと一対のトランジろ夕の各エレク
タは一対の抵抗の対応するもの全弁して共通電圧源に結
合される。一対のダイオードが前記一対のトランジスタ
の第２電極間に反対極性で接続される。前記共通電圧源
と第１接続点との間にはバイアス回路が設けられ、前記
一対のトランジスタの飽和を防止する。更に詳細には、
バイアス回路は第１抵抗、第２抵抗及びｐ−ｎ接合を有
するデバイスを含み、第２抵抗とデバイスのｐ−ｎ接合
が直列Ｖこ接続され、同時にその直列接続と並列に第１
抵抗が接続される。
第１接続点て一緒に接続され、一方のエミッタと一対の
トランジスタの各コレクタは入力信号源と電流源に結合
され、他方のエミッタと一対のトランジろ夕の各エレク
タは一対の抵抗の対応するもの全弁して共通電圧源に結
合される。一対のダイオードが前記一対のトランジスタ
の第２電極間に反対極性で接続される。前記共通電圧源
と第１接続点との間にはバイアス回路が設けられ、前記
一対のトランジスタの飽和を防止する。更に詳細には、
バイアス回路は第１抵抗、第２抵抗及びｐ−ｎ接合を有
するデバイスを含み、第２抵抗とデバイスのｐ−ｎ接合
が直列Ｖこ接続され、同時にその直列接続と並列に第１
抵抗が接続される。
このバイアス回路によって、第１及び第２抵抗がゲイン
段の一対の抵抗と調和し、ｐ ”接合デバイスがそのゲ
イン段の一対のダイオードの各々と調和する。このよう
な構成によって、バイアス回路によって一対のトランジ
スタのコモン・ベース電極に発生される電圧が一対のト
ランジスタの導通している方のコレクタ′電極の電圧よ
りも正になるのを防止して、そのトランジスタが飽和す
るのを防止することかで゛きる。
段の一対の抵抗と調和し、ｐ ”接合デバイスがそのゲ
イン段の一対のダイオードの各々と調和する。このよう
な構成によって、バイアス回路によって一対のトランジ
スタのコモン・ベース電極に発生される電圧が一対のト
ランジスタの導通している方のコレクタ′電極の電圧よ
りも正になるのを防止して、そのトランジスタが飽和す
るのを防止することかで゛きる。
（実施例の説明）
本発明を以下実施例に従って詳＃１１１吟説明する。
第１［図を参照すると、多段コンパレータ回路１０が示
され、該回路は一対の入力端子１４．１６及び一対の出
力端子１８．２０を有する入力段１２を含む。入力段１
２の出力は第２段２２の入力に結合される。バイアス電
圧は電圧バイアス回路２４によって入力段１２及び第２
段２２に供給される。第２段の出力は一対の出力端子２
６．２８に現われ、その出力はレベル・シフト回路３０
に送られる。こうして入力段１２及び第２段２２は入力
端子１４．１６に加えられる信号に対し所定のゲインを
与える。ここでは入力段１２はゲイン２０を与え、第２
段はゲイン２５を与えて入力信号を５００倍に増幅し、
出力端子２６．２８に出力する。しかし、その増幅され
た信号のＤ（３，圧レベルは＋Ｖｃｃ（ここでは５ボル
ト戸て向って７フトされ、従ってレベル・シフト回路３
０が出力端子２６．２８に生じる増幅されンλ信号のＤ
Ｃレベルを負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト回路３
０の出力端子８２．８４に生’−じ、次に図示の如く出
力段４０の一対の入力端子３６．３８に送られる。出力
段４０は、一対の入力端子３６．３８に送られる信号に
従って選択的に導通状態又は不導通状態に駆動される出
力トランジスタＱＯＵＴ （ここではショットキ°トラ
ンジスタ）を含む。更に詳細には、入力端子１４の電圧
が入力端子１６の電圧よりもより１ＥＶＣなると、出力
トランジスタＱｏＵＴＩｉ不導通伏態に７駆動され、「
高」即ち論理ｌ信号がコンパレータｌＯの出力３１に発
生され、入力端子１６の電圧が入力端子１４の電圧より
も正になるとトランジスタＱ ＯＵＴが導通状態に駆動
され、「低」即ち論理０信号がコンパレータｌＯの出力
８１に発生される。出力段４０は、また、電流源４２と
該電流源４２に結合されるスイッチ４４を含む。入力端
子３６．３８に送られる信号に応答して、スイッチ４４
は、出力トランジスタが導鴻状態から不導通状態に１駆
動されるとき出力トランジスタＱｏｒｒｒのベース電極
に電流源４２を電気的に結合して、出力トランジスタが
ターン・オフするときそのベース電荷を除去するだめの
能動電流ンンク（ｓｉｎｋ） ｋ供給する。
され、該回路は一対の入力端子１４．１６及び一対の出
力端子１８．２０を有する入力段１２を含む。入力段１
２の出力は第２段２２の入力に結合される。バイアス電
圧は電圧バイアス回路２４によって入力段１２及び第２
段２２に供給される。第２段の出力は一対の出力端子２
６．２８に現われ、その出力はレベル・シフト回路３０
に送られる。こうして入力段１２及び第２段２２は入力
端子１４．１６に加えられる信号に対し所定のゲインを
与える。ここでは入力段１２はゲイン２０を与え、第２
段はゲイン２５を与えて入力信号を５００倍に増幅し、
出力端子２６．２８に出力する。しかし、その増幅され
た信号のＤ（３，圧レベルは＋Ｖｃｃ（ここでは５ボル
ト戸て向って７フトされ、従ってレベル・シフト回路３
０が出力端子２６．２８に生じる増幅されンλ信号のＤ
Ｃレベルを負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト回路３
０の出力端子８２．８４に生’−じ、次に図示の如く出
力段４０の一対の入力端子３６．３８に送られる。出力
段４０は、一対の入力端子３６．３８に送られる信号に
従って選択的に導通状態又は不導通状態に駆動される出
力トランジスタＱＯＵＴ （ここではショットキ°トラ
ンジスタ）を含む。更に詳細には、入力端子１４の電圧
が入力端子１６の電圧よりもより１ＥＶＣなると、出力
トランジスタＱｏＵＴＩｉ不導通伏態に７駆動され、「
高」即ち論理ｌ信号がコンパレータｌＯの出力３１に発
生され、入力端子１６の電圧が入力端子１４の電圧より
も正になるとトランジスタＱ ＯＵＴが導通状態に駆動
され、「低」即ち論理０信号がコンパレータｌＯの出力
８１に発生される。出力段４０は、また、電流源４２と
該電流源４２に結合されるスイッチ４４を含む。入力端
子３６．３８に送られる信号に応答して、スイッチ４４
は、出力トランジスタが導鴻状態から不導通状態に１駆
動されるとき出力トランジスタＱｏｒｒｒのベース電極
に電流源４２を電気的に結合して、出力トランジスタが
ターン・オフするときそのベース電荷を除去するだめの
能動電流ンンク（ｓｉｎｋ） ｋ供給する。
ここで、入力段１２の細部を参照すると、入力段１２は
入力端子１４．１６に夫々接続されたベース電極を有す
る一対のコモン・エミッタ・トランジスタＱ１、Ｑ２を
有し、そのエミッタ電極は電流源５０（ここでは２．２
５ ミリアンペア′底流源）を介して−ＶＥＥ電源（こ
こでは−５・−一１５ボルト）に接続される。トランジ
スタＱ、、Ｑ２のコレクタ電極は、図示の如くカスケー
ド接続された（即チコモン・ベースの）一対のトランジ
スタＱ３、Ｑ４のベース電極に接続される。ショットキ
。
入力端子１４．１６に夫々接続されたベース電極を有す
る一対のコモン・エミッタ・トランジスタＱ１、Ｑ２を
有し、そのエミッタ電極は電流源５０（ここでは２．２
５ ミリアンペア′底流源）を介して−ＶＥＥ電源（こ
こでは−５・−一１５ボルト）に接続される。トランジ
スタＱ、、Ｑ２のコレクタ電極は、図示の如くカスケー
ド接続された（即チコモン・ベースの）一対のトランジ
スタＱ３、Ｑ４のベース電極に接続される。ショットキ
。
タイオードＩＳＩ、ｉＳ２は図示の如くトランジスタＱ
３、Ｑ４のコレクタの間に反対極性で接続され、トラン
ジスタＱ３、Ｑ、のコレクタ間の電圧の振幅を制限する
。トランジスタＱ３、Ｑ、のベース電極は電圧バイアス
回路２４を介して＋Ｖｃｃ電源に接続される。トランジ
スタＱ３、Ｑ４のコレクタ電極は出力端子１８．２０で
一対の抵抗ＲいＲ２に夫々接続される。抵抗Ｒ１、Ｒ２
は端子２１て一緒に接続され、その端子２１は電圧バイ
アス回路２４を介して＋Ｖｃｃ電源に接続される。
３、Ｑ４のコレクタの間に反対極性で接続され、トラン
ジスタＱ３、Ｑ、のコレクタ間の電圧の振幅を制限する
。トランジスタＱ３、Ｑ、のベース電極は電圧バイアス
回路２４を介して＋Ｖｃｃ電源に接続される。トランジ
スタＱ３、Ｑ４のコレクタ電極は出力端子１８．２０で
一対の抵抗ＲいＲ２に夫々接続される。抵抗Ｒ１、Ｒ２
は端子２１て一緒に接続され、その端子２１は電圧バイ
アス回路２４を介して＋Ｖｃｃ電源に接続される。
出力端子１８．２０の増幅された信号は第２段２１’Ｃ
送、られる。第２段２２は一対のコモン・エミッタ・ト
ランジスタＱ６、Ｑ、を含み、そのベース電極は夫々出
力端子１８．２ｏに接続され、エミッタ電極は電流源５
２（ここでは２．０ミｌＪアンペア屯流源）を介して−
１ｇｇ電源に接続される。
送、られる。第２段２２は一対のコモン・エミッタ・ト
ランジスタＱ６、Ｑ、を含み、そのベース電極は夫々出
力端子１８．２ｏに接続され、エミッタ電極は電流源５
２（ここでは２．０ミｌＪアンペア屯流源）を介して−
１ｇｇ電源に接続される。
一対のカスケード接続されたコモン・ベース・トランジ
スタＱ７、Ｑ８はトランジスタＱ５、Ｑ６のコレクタ電
極に接続され、そのベース電極はバイアス回路２４に接
続される。ショットキ・ダイオードＳ３、Ｒ４は反対極
性でトランジスタＱ、、Ｑｓのコレクタ′電極間に接続
されてその間の電圧振幅を制限する。トランジスタＱ７
、Ｑ８のコレツ、り電極は夫々出力端子２６．２８に接
続され、まだ、抵抗Ｒ１、Ｒ４を介して＋Ｖｃｃに接続
される。
スタＱ７、Ｑ８はトランジスタＱ５、Ｑ６のコレクタ電
極に接続され、そのベース電極はバイアス回路２４に接
続される。ショットキ・ダイオードＳ３、Ｒ４は反対極
性でトランジスタＱ、、Ｑｓのコレクタ′電極間に接続
されてその間の電圧振幅を制限する。トランジスタＱ７
、Ｑ８のコレツ、り電極は夫々出力端子２６．２８に接
続され、まだ、抵抗Ｒ１、Ｒ４を介して＋Ｖｃｃに接続
される。
バイアス回路２４は、トランジスタＱ７、Ｑ８を飽和状
態にしないでできるだけ＋ＶｃｃＶＣ近い電圧をトラン
ジスＱ７、Ｑ８のベース電極に供給するように配置され
る。トランジスタＱ７、Ｑ８のベースには、直列接続さ
れた抵抗Ｒａ、及びショットキ・ダイオードＳ、に／ヤ
ント接続された抵抗Ｒｂによって電圧が確立される。ト
ランジスタＱ７、Ｑ８のベース電極はショットキ・ダイ
オードＳ、のアノードに接続され、そのカソードは電流
源５７を介して−ＶＦＪに、そしてトランジスタＱαの
ベースに接続される。トランジスタＱαのコレクタは＋
Ｖｃｃに接続され、エミッタはトランジスタＱ１、Ｑ４
のベース電極に、そして電流源５９を介して一’−ｖＰ
２ｗに接続される。トランジスタＱ７、Ｑ８の飽和を防
止するために、そのベース電極に発生される電圧は、ト
ランジスタＱ８、Ｑ９のいずれかのコレクタ電極がその
ベース電極の電圧よりもＶｓＶ’２ボルト（ＶＢＥはベ
ース・エミッタ接合電圧降下、ここでは０．７ボルト）
以上低く（より負になる）ならないように、される。即
ち、飽和を防止するために、トランジスタＱ８、Ｑ、の
ベース・コレクタ接合は順方向Ｖこバイアスされない。
態にしないでできるだけ＋ＶｃｃＶＣ近い電圧をトラン
ジスＱ７、Ｑ８のベース電極に供給するように配置され
る。トランジスタＱ７、Ｑ８のベースには、直列接続さ
れた抵抗Ｒａ、及びショットキ・ダイオードＳ、に／ヤ
ント接続された抵抗Ｒｂによって電圧が確立される。ト
ランジスタＱ７、Ｑ８のベース電極はショットキ・ダイ
オードＳ、のアノードに接続され、そのカソードは電流
源５７を介して−ＶＦＪに、そしてトランジスタＱαの
ベースに接続される。トランジスタＱαのコレクタは＋
Ｖｃｃに接続され、エミッタはトランジスタＱ１、Ｑ４
のベース電極に、そして電流源５９を介して一’−ｖＰ
２ｗに接続される。トランジスタＱ７、Ｑ８の飽和を防
止するために、そのベース電極に発生される電圧は、ト
ランジスタＱ８、Ｑ９のいずれかのコレクタ電極がその
ベース電極の電圧よりもＶｓＶ’２ボルト（ＶＢＥはベ
ース・エミッタ接合電圧降下、ここでは０．７ボルト）
以上低く（より負になる）ならないように、される。即
ち、飽和を防止するために、トランジスタＱ８、Ｑ、の
ベース・コレクタ接合は順方向Ｖこバイアスされない。
バイアス回路２４を更に詳述すると、まず、トランジス
タＱ、、Ｑ８の１つ、ここではトランジスタＱ８ （
従ってトランジスタＱ６）が導通し、電流源５２によっ
てほぼ全電流が与えられているときの第２段２２の等価
回路は第２図のようしてなる。
タＱ、、Ｑ８の１つ、ここではトランジスタＱ８ （
従ってトランジスタＱ６）が導通し、電流源５２によっ
てほぼ全電流が与えられているときの第２段２２の等価
回路は第２図のようしてなる。
第２図に示されるように、電流源５２は、抵抗Ｒ４と抵
抗Ｒ３及びショットキ・ダイオードＳ４とを有する並列
回路網５３を介して電圧源＋Ｖｃｃに結合される。この
ようにトランジスタＱ８が導通すると、ダイオードＳ、
のアノードＳ、（従ってトランジスタＱ８のコレクタ電
極）の電圧はＶｃｃ−ｖｐとなる。ここでＶ７）−（Ｉ
ｓ２Ｒｓ ＶＩ３＋）Ｒ４／（Ｒ３十Ｒ，）で、Ｖ８
４はショットキ・ダイオードＳ４の電圧降下、そしてＩ
５□は電流源５２によって供給される電流である。再び
第１図を参照すると、並列回路５３′が＋Ｖｃｃとトラ
ンジスタＱ７、Ｑ８のベース電極との間に接続される。
抗Ｒ３及びショットキ・ダイオードＳ４とを有する並列
回路網５３を介して電圧源＋Ｖｃｃに結合される。この
ようにトランジスタＱ８が導通すると、ダイオードＳ、
のアノードＳ、（従ってトランジスタＱ８のコレクタ電
極）の電圧はＶｃｃ−ｖｐとなる。ここでＶ７）−（Ｉ
ｓ２Ｒｓ ＶＩ３＋）Ｒ４／（Ｒ３十Ｒ，）で、Ｖ８
４はショットキ・ダイオードＳ４の電圧降下、そしてＩ
５□は電流源５２によって供給される電流である。再び
第１図を参照すると、並列回路５３′が＋Ｖｃｃとトラ
ンジスタＱ７、Ｑ８のベース電極との間に接続される。
並列回路５３′は、十Ｖｃｃ及びトランジスタＱ７、Ｑ
８のベース電極との間に接続される抵抗Ｒ／、と、それ
と並列の抵抗Ｒａ及び直列に接続されたショットキ・ダ
イオードＳ、と金含んでいる。ここで、並列回路５３′
はショットキ・ダイオードＳ、と電流源５７とを介して
−Ｖｇｇに接続されることが注目される。この電流源５
７によって与えられる電流はり、？である。更に、電流
源５２及び５７は同じ半導体基板に、周知の態様で熱的
にそして工程において同等に形成される。更に、Ｉ、７
はＩＳ２のμ即ち０．５ ミリアンペアである。まだ、
抵抗Ｒａ及びＲｂの値は夫々抵抗Ｒ３、Ｒ４の抵抗値の
４倍て、Ｒａ、−Ｒｂ−４Ｒ３＝４Ｒ４でアリ、ショッ
トキ・ダイオードＳ５の面積はダイオードＳ３、Ｒ４の
各々のＡてＶｓ３＝Ｖｓ４−Ｖ Ｒ５である。更に、す
べての抵抗Ｒａ、、Ｒ／）ＸＲ３及びＲ４はダイオード
Ｓ３、Ｓ、及びＳ、と同様にすべてが熱的に調和して同
一のチップ上に形成される。それによって、ショットキ
・ダイオードＳ。
８のベース電極との間に接続される抵抗Ｒ／、と、それ
と並列の抵抗Ｒａ及び直列に接続されたショットキ・ダ
イオードＳ、と金含んでいる。ここで、並列回路５３′
はショットキ・ダイオードＳ、と電流源５７とを介して
−Ｖｇｇに接続されることが注目される。この電流源５
７によって与えられる電流はり、？である。更に、電流
源５２及び５７は同じ半導体基板に、周知の態様で熱的
にそして工程において同等に形成される。更に、Ｉ、７
はＩＳ２のμ即ち０．５ ミリアンペアである。まだ、
抵抗Ｒａ及びＲｂの値は夫々抵抗Ｒ３、Ｒ４の抵抗値の
４倍て、Ｒａ、−Ｒｂ−４Ｒ３＝４Ｒ４でアリ、ショッ
トキ・ダイオードＳ５の面積はダイオードＳ３、Ｒ４の
各々のＡてＶｓ３＝Ｖｓ４−Ｖ Ｒ５である。更に、す
べての抵抗Ｒａ、、Ｒ／）ＸＲ３及びＲ４はダイオード
Ｓ３、Ｓ、及びＳ、と同様にすべてが熱的に調和して同
一のチップ上に形成される。それによって、ショットキ
・ダイオードＳ。
（従ってトランジスタＱ２、Ｑ８のベース）のバイアス
電圧はＶｃｃ−Ｖｐ’となる。ここで、ｖｐ’＝（１５
７ＲａＶｓｓ ） Ｒｂ／ （Ｒ（Ｌ 十Ｒ’ｂ ）で
ＶＳ２はショットキ・ダイオードＳ５の電圧降下である
。従って、Ｉ ５７−（１５２／４＼ＲｃＬ−Ｒｂ−４
Ｒ３−４Ｒ４、及びＶ。
電圧はＶｃｃ−Ｖｐ’となる。ここで、ｖｐ’＝（１５
７ＲａＶｓｓ ） Ｒｂ／ （Ｒ（Ｌ 十Ｒ’ｂ ）で
ＶＳ２はショットキ・ダイオードＳ５の電圧降下である
。従って、Ｉ ５７−（１５２／４＼ＲｃＬ−Ｒｂ−４
Ｒ３−４Ｒ４、及びＶ。
−ＶＢ２であるのてｖ ｐ’−ｖｐとなる。また、並列
回路５３′はトランジスタＱ７、Ｑ８のベース電極のバ
イアス電圧がショットキ・ダイオードＳ３、Ｓ、の導通
している方のアノード（即ち、トランジスタＱ７、Ｑ８
の導通している方のコレクタ）の電圧とほぼ等しくなる
ようにされるので、トランジスタＱ７、Ｑ８が飽和する
のを防止する。更に、抵抗Ｒ１、Ｒ４及びダイオードＳ
３、Ｒ４の工程Ｖこよる特性の変動は、抵抗Ｒａ、Ｒｂ
及びダイオードＳ、におけるものと同等になり、Ｒ１、
ＲいＲ３、Ｒ４の特性の差によるトランジスタＱ７、Ｑ
８のコレクタと十Ｖｃｃとの間に生じる電圧変哲よ、抵
抗Ｒα、Ｒｂ及びダイオードＳ５の特性の変動と対応し
て補償される。その結果、トランジスタＱ７、Ｑ８のベ
ースのバイアス電圧は、Ｒ１、ＲいＲ３及びＲ４の特性
の差異ｅこもかかわらず、トランジスタＱ７、Ｑ８の導
通している方のコレクタ電極の電圧に対し一定に維持さ
れる。換言すれば、並列回路５３′（第１図）は、トラ
ンジスタＱ７、Ｑ８の一方が完全に導通しているときの
その等価回路５３（第２図）して置キ換えられ、トラン
ジスタＱ７、Ｑ８のベース電極のバイアス電圧は、抵抗
Ｒ１、Ｒ４及びダイオードＳ３、Ｓ、の処理過程の構成
差異にもかかわらず、トランジスタＱ７、Ｑ８の導通し
ている方のコレクタ電極の電圧にほぼ等しくなる。この
ように、トランジスタｔＪ７Ｑｓのコレクタ・ベース接
合は順方向にバイアスされることが阻止され、従って“
処理過程で生じる変動によっても飽和されない。
回路５３′はトランジスタＱ７、Ｑ８のベース電極のバ
イアス電圧がショットキ・ダイオードＳ３、Ｓ、の導通
している方のアノード（即ち、トランジスタＱ７、Ｑ８
の導通している方のコレクタ）の電圧とほぼ等しくなる
ようにされるので、トランジスタＱ７、Ｑ８が飽和する
のを防止する。更に、抵抗Ｒ１、Ｒ４及びダイオードＳ
３、Ｒ４の工程Ｖこよる特性の変動は、抵抗Ｒａ、Ｒｂ
及びダイオードＳ、におけるものと同等になり、Ｒ１、
ＲいＲ３、Ｒ４の特性の差によるトランジスタＱ７、Ｑ
８のコレクタと十Ｖｃｃとの間に生じる電圧変哲よ、抵
抗Ｒα、Ｒｂ及びダイオードＳ５の特性の変動と対応し
て補償される。その結果、トランジスタＱ７、Ｑ８のベ
ースのバイアス電圧は、Ｒ１、ＲいＲ３及びＲ４の特性
の差異ｅこもかかわらず、トランジスタＱ７、Ｑ８の導
通している方のコレクタ電極の電圧に対し一定に維持さ
れる。換言すれば、並列回路５３′（第１図）は、トラ
ンジスタＱ７、Ｑ８の一方が完全に導通しているときの
その等価回路５３（第２図）して置キ換えられ、トラン
ジスタＱ７、Ｑ８のベース電極のバイアス電圧は、抵抗
Ｒ１、Ｒ４及びダイオードＳ３、Ｓ、の処理過程の構成
差異にもかかわらず、トランジスタＱ７、Ｑ８の導通し
ている方のコレクタ電極の電圧にほぼ等しくなる。この
ように、トランジスタｔＪ７Ｑｓのコレクタ・ベース接
合は順方向にバイアスされることが阻止され、従って“
処理過程で生じる変動によっても飽和されない。
このような観点から、トランジスタＱ７１Ｑ８の６−ス
電極のバイアス電圧は、トランジスタＱ７、Ｑ８を飽和
させることなく、十ＶｃｃＬで可能な限り近づけられ、
＋ＶｃｃとトランジスタＱ７、Ｑ８のベース電極との間
に正確なバイアス回路５３′が設けられるので、その段
のコモン・モード（又はダイナミック動作範囲）は最大
になる。
電極のバイアス電圧は、トランジスタＱ７、Ｑ８を飽和
させることなく、十ＶｃｃＬで可能な限り近づけられ、
＋ＶｃｃとトランジスタＱ７、Ｑ８のベース電極との間
に正確なバイアス回路５３′が設けられるので、その段
のコモン・モード（又はダイナミック動作範囲）は最大
になる。
トランジスタＱ７、Ｑ８の飽和を防止するために回路５
３′が設けられ、トランジスタＱ、Ｑ６の飽和を防止す
るためにダイオードＤ、及びＲ６が設けられる。こうし
て、トランジスタＱ７、Ｑ８の導通しているエミッタ成
極（故に、トランジスタＱ１、Ｑ６の導通している方の
コレクタ電極）は、そのベース電極よりもＶｌだけ１氏
いのて、トランジスタＱ５、Ｑ６のベース電極のバイア
ス電圧を（Ｖｃ ｃ Ｖｐ’−ＶＢＢ ）に制限して
それらの飽和を防止する必要がある。トランジスタＱ３
、Ｑ、のりらの一方が導通する場合、例えばトランジス
タＱ４が導通しているときを考えてみる。電流は、ダイ
オードＤ８、ダイオードＳ６、抵抗Ｒ２、そして抵抗Ｒ
１とこれに直列のダイオ−ドＳ２に流れる。抵抗Ｒ１の
抵抗値は、その抵抗Ｒ１の電圧降下が回路５３′の抵抗
Ｒαの電圧降下と等しく、そしてＲ６の電圧降下がダイ
オードＳ５の電圧降下に等しくなるように選ばれる。更
に、トランジスタＱ、のコレクタとそのベースとの間の
月別的ＶＢＥを与え、トランジスタＱ７（又はトランジ
スタＱ８）のベースとエミッタ電隠間の降下と調和させ
るた、めに、ダイオードＤ１が設けられるっＩＩＪち、
トランジスタＱ７のベース・エミッタ接合の電圧降下は
ダイオードＤ、によって追従され、トランジスタＱ５の
ベース電極のバイアス電圧よりもＶｌだけ低く、従って
トランジスタＱ、（又はトランジスタＱ６）のベース電
極のバイ“アス電圧は（Ｖｃ ｃ −Ｖｐ’−ＶＢ Ｂ
）と等しくなる。即ち、トランジスタＱ５のコレクタ
の電圧に等しくなって、トランジスタＱ５の飽和を防止
量る。同様に、トランジスタＱ６は、抵抗Ｒ２（Ｌ−抵
抗Ｒ１と等しく、そしてダイオードＳ。
３′が設けられ、トランジスタＱ、Ｑ６の飽和を防止す
るためにダイオードＤ、及びＲ６が設けられる。こうし
て、トランジスタＱ７、Ｑ８の導通しているエミッタ成
極（故に、トランジスタＱ１、Ｑ６の導通している方の
コレクタ電極）は、そのベース電極よりもＶｌだけ１氏
いのて、トランジスタＱ５、Ｑ６のベース電極のバイア
ス電圧を（Ｖｃ ｃ Ｖｐ’−ＶＢＢ ）に制限して
それらの飽和を防止する必要がある。トランジスタＱ３
、Ｑ、のりらの一方が導通する場合、例えばトランジス
タＱ４が導通しているときを考えてみる。電流は、ダイ
オードＤ８、ダイオードＳ６、抵抗Ｒ２、そして抵抗Ｒ
１とこれに直列のダイオ−ドＳ２に流れる。抵抗Ｒ１の
抵抗値は、その抵抗Ｒ１の電圧降下が回路５３′の抵抗
Ｒαの電圧降下と等しく、そしてＲ６の電圧降下がダイ
オードＳ５の電圧降下に等しくなるように選ばれる。更
に、トランジスタＱ、のコレクタとそのベースとの間の
月別的ＶＢＥを与え、トランジスタＱ７（又はトランジ
スタＱ８）のベースとエミッタ電隠間の降下と調和させ
るた、めに、ダイオードＤ１が設けられるっＩＩＪち、
トランジスタＱ７のベース・エミッタ接合の電圧降下は
ダイオードＤ、によって追従され、トランジスタＱ５の
ベース電極のバイアス電圧よりもＶｌだけ低く、従って
トランジスタＱ、（又はトランジスタＱ６）のベース電
極のバイ“アス電圧は（Ｖｃ ｃ −Ｖｐ’−ＶＢ Ｂ
）と等しくなる。即ち、トランジスタＱ５のコレクタ
の電圧に等しくなって、トランジスタＱ５の飽和を防止
量る。同様に、トランジスタＱ６は、抵抗Ｒ２（Ｌ−抵
抗Ｒ１と等しく、そしてダイオードＳ。
の電圧降下をダイオードＳ２の降下と等しく選ぶ、こと
によって飽和するのを防止される。
によって飽和するのを防止される。
トランジスタＱ３、Ｑ４の飽和を防止するために、ダイ
オードＳ９及びトランジスタＱａのｐ−ｎ接合が用意さ
れる。ダイオードＳ、とトランジスタＱａのｐ−ｎ接合
の総軍圧降下はダイオードＤ１とショットキ・ダイオー
ドＳ６の総軍圧降下に等しくされ、トランジスタＱ３、
Ｑ４のベースｆ！ｆｆｌのバイアス電圧はトランジスタ
Ｑ３、Ｑ４の導通している方のコレクタのバイアス電圧
に等しく、又はそれよりも少し負にされ、そのトランジ
スタの飽和を防止している。ここで、端子２１の電圧は
＋Ｖｃｃよりも１．２ボルト低い。トランジスタＱ７、
Ｑ８のベース電極とトランジスタＱ３、Ｑ４のベース電
極との間の電圧はここでは１，２ボルトである。
オードＳ９及びトランジスタＱａのｐ−ｎ接合が用意さ
れる。ダイオードＳ、とトランジスタＱａのｐ−ｎ接合
の総軍圧降下はダイオードＤ１とショットキ・ダイオー
ドＳ６の総軍圧降下に等しくされ、トランジスタＱ３、
Ｑ４のベースｆ！ｆｆｌのバイアス電圧はトランジスタ
Ｑ３、Ｑ４の導通している方のコレクタのバイアス電圧
に等しく、又はそれよりも少し負にされ、そのトランジ
スタの飽和を防止している。ここで、端子２１の電圧は
＋Ｖｃｃよりも１．２ボルト低い。トランジスタＱ７、
Ｑ８のベース電極とトランジスタＱ３、Ｑ４のベース電
極との間の電圧はここでは１，２ボルトである。
そしてトランジスタＱ７、Ｑ８のベースの′電圧は（Ｖ
ｃ ｃ −０，９ボルト）である。
ｃ ｃ −０，９ボルト）である。
レベル・シフト回路８０は端子２６．２８に発生される
信号のＤＣレベルを負の方向に、ここでは７．０ボルト
だけシフトする。そして、このレベル・シフト回路３０
は一対のトランジスタに１ｌＯＸＱＩ０を含み、そのベ
ース電極は端２６．２８に夫々接続され、コレクタ電極
はともに＋Ｖｃｃに接続される。トランジスタＱ ９、
Ｑ ｔｏのエミッタ成極はトランジスタＱｎ、Ｑ＋２の
エミッタ電極に夫々接続される。トランジスタＱ、いＱ
１□は一緒に＋Ｖｃｃに接続されるコレクタを有する。
信号のＤＣレベルを負の方向に、ここでは７．０ボルト
だけシフトする。そして、このレベル・シフト回路３０
は一対のトランジスタに１ｌＯＸＱＩ０を含み、そのベ
ース電極は端２６．２８に夫々接続され、コレクタ電極
はともに＋Ｖｃｃに接続される。トランジスタＱ ９、
Ｑ ｔｏのエミッタ成極はトランジスタＱｎ、Ｑ＋２の
エミッタ電極に夫々接続される。トランジスタＱ、いＱ
１□は一緒に＋Ｖｃｃに接続されるコレクタを有する。
トランジスタ’Ｊ ＋１、Ｑ ＋２のベース電極は出力
端子３２．８４に夫々接続される。端子８２．８４は、
電流源６０及び一対の抵抗Ｒ９、Ｒ６（ここでは１．５
にオーム）を夫々介して−Ｔ’Ｆ２Ｅに接続される。そ
して、トランジスタＱ１１、Ｑｌ□はツェナーダイオー
ドとして接続され、エミッタ・ベース接合間に所定の一
定電圧降下（ここでは６．３ボルト）を供給し、従って
トランジスタＱｏ、Ｑ＋ｏのベース・エミッタ接合の０
．７ボルトの降下を考えると、出力端子２６．２８の信
号のＤＣレベルは一定の７．０ボルトたけ負の方向に７
フトされる。ツェナー・トランジスタＱ＋＋、Ｑ ＋２
によって与えられる有限の抵抗値のだめ、その抵抗値と
抵抗Ｒ１及びＲ６とによって電子分割器の効果が生じ、
その結果、ここでは０．８５の「ゲイン」がレベル・シ
フト回路３０によって与えられる。
端子３２．８４に夫々接続される。端子８２．８４は、
電流源６０及び一対の抵抗Ｒ９、Ｒ６（ここでは１．５
にオーム）を夫々介して−Ｔ’Ｆ２Ｅに接続される。そ
して、トランジスタＱ１１、Ｑｌ□はツェナーダイオー
ドとして接続され、エミッタ・ベース接合間に所定の一
定電圧降下（ここでは６．３ボルト）を供給し、従って
トランジスタＱｏ、Ｑ＋ｏのベース・エミッタ接合の０
．７ボルトの降下を考えると、出力端子２６．２８の信
号のＤＣレベルは一定の７．０ボルトたけ負の方向に７
フトされる。ツェナー・トランジスタＱ＋＋、Ｑ ＋２
によって与えられる有限の抵抗値のだめ、その抵抗値と
抵抗Ｒ１及びＲ６とによって電子分割器の効果が生じ、
その結果、ここでは０．８５の「ゲイン」がレベル・シ
フト回路３０によって与えられる。
出力段４０は、一対のコモン・エミッタ・トランジスタ
Ｑ＋３、Ｑｕを含み、そのベース電極は入力端子８６．
３８に夫々接続されるうそのトランジスタ（Ｊ＋３、Ｑ
ｎのエミッタ屯唯は電流源７０（ここでは３ミリアンペ
ア電流源）を介して−Ｉ’ＥＥに接続される。トランジ
スタＱ １３、Ｑ ＋４のコレクタ゛電極は一対のカス
ケード接続されベースを接地したトランジスタＱ ＋ａ
、Ｑ ＋６とスイッチ４４に図示の如く接続される。
Ｑ＋３、Ｑｕを含み、そのベース電極は入力端子８６．
３８に夫々接続されるうそのトランジスタ（Ｊ＋３、Ｑ
ｎのエミッタ屯唯は電流源７０（ここでは３ミリアンペ
ア電流源）を介して−Ｉ’ＥＥに接続される。トランジ
スタＱ １３、Ｑ ＋４のコレクタ゛電極は一対のカス
ケード接続されベースを接地したトランジスタＱ ＋ａ
、Ｑ ＋６とスイッチ４４に図示の如く接続される。
（ここで、トランジスタＱ＋ｅはショットキ・トランジ
スタであることは注目すべきである。） トランジスタ
Ｑ １５ 、Ｑ ＋６のコレクタ電（傘は端子７２．７
４で一対の抵抗Ｒ７、Ｒ８に夫々接続される。抵抗Ｒ，
、Ｒ８はトランジスタＱ２０ＸＱ２＋の夫々のエミッタ
・コレクタ電極ケ介して＋ＶｃｃＫ接続される。トラン
ジスタ＋Ｉ１１’ ２０ ％ Ｑ ２１のベース電圏は
適当な出力段電圧バイアス回路７５に接続され、該回路
は電流源７６、抵抗Ｒ１１、ＲＩ２ 、Ｒ１３、ＲＩ４
、Ｒ２６、Ｒ４３及びトランジスタ（１１’２２、Ｑ２
３を含み、これらはトランジスタＱ ２０のエミッタ電
極に一定電圧（ここでは２．０ボルト）を供給し、トラ
ンジスタＱ２１のエミッタ電極に一定電圧（ここでは３
．４ボルト）全供給する。端子７２はエミッタフォロア
・トランジスタＱｎのベースに接続され、該トランジス
タのコレクタ電１愼は＋Ｖｃｃに、エミッタ゛電極は端
子７６で出力トランジスタＱ ＯＵＴのベース電極に抵
抗Ｒ９（こ、−では３ｏｏオーム）を介して接続さイす
る。端子７４はプル・アンプ・トランジスタＱ１８のベ
ース電極に接続され、このトランジスタのコレクタは＋
Ｖｃｃに、エミッタは出方端子３１てトランジスタＱ
ＯＵＴのコレクタに接続さイア、る。トランジスタＱｏ
ＵＴのベースＮ ｆｉｎ ｆｉ”エミッタフォロア・ト
ランジスター。□のエミッタにショットキ・ダイオード
Ｓｈｏを介して接続され、トランジスタ’１１’ ＋１
７のエミッタが抵抗Ｒ１ｏを介して接地に接続されるこ
とも注目すべきである。トランジスタＣＪ ６７のベー
ス電極はバイアス回路７５に接続され、コレクタは＋Ｖ
ｃｃに接続される。ここで、バイアス回路７５はトラン
ジスタＱ６□のエミッタ１Ｃ一定電圧（こＣては０．７
ボルト）全発生する。
スタであることは注目すべきである。） トランジスタ
Ｑ １５ 、Ｑ ＋６のコレクタ電（傘は端子７２．７
４で一対の抵抗Ｒ７、Ｒ８に夫々接続される。抵抗Ｒ，
、Ｒ８はトランジスタＱ２０ＸＱ２＋の夫々のエミッタ
・コレクタ電極ケ介して＋ＶｃｃＫ接続される。トラン
ジスタ＋Ｉ１１’ ２０ ％ Ｑ ２１のベース電圏は
適当な出力段電圧バイアス回路７５に接続され、該回路
は電流源７６、抵抗Ｒ１１、ＲＩ２ 、Ｒ１３、ＲＩ４
、Ｒ２６、Ｒ４３及びトランジスタ（１１’２２、Ｑ２
３を含み、これらはトランジスタＱ ２０のエミッタ電
極に一定電圧（ここでは２．０ボルト）を供給し、トラ
ンジスタＱ２１のエミッタ電極に一定電圧（ここでは３
．４ボルト）全供給する。端子７２はエミッタフォロア
・トランジスタＱｎのベースに接続され、該トランジス
タのコレクタ電１愼は＋Ｖｃｃに、エミッタ゛電極は端
子７６で出力トランジスタＱ ＯＵＴのベース電極に抵
抗Ｒ９（こ、−では３ｏｏオーム）を介して接続さイす
る。端子７４はプル・アンプ・トランジスタＱ１８のベ
ース電極に接続され、このトランジスタのコレクタは＋
Ｖｃｃに、エミッタは出方端子３１てトランジスタＱ
ＯＵＴのコレクタに接続さイア、る。トランジスタＱｏ
ＵＴのベースＮ ｆｉｎ ｆｉ”エミッタフォロア・ト
ランジスター。□のエミッタにショットキ・ダイオード
Ｓｈｏを介して接続され、トランジスタ’１１’ ＋１
７のエミッタが抵抗Ｒ１ｏを介して接地に接続されるこ
とも注目すべきである。トランジスタＣＪ ６７のベー
ス電極はバイアス回路７５に接続され、コレクタは＋Ｖ
ｃｃに接続される。ここで、バイアス回路７５はトラン
ジスタＱ６□のエミッタ１Ｃ一定電圧（こＣては０．７
ボルト）全発生する。
スイッチ４４は一対のコモン・エミッタ・トランジスタ
＜Ｊｅｓ、Ｑ ６ｏを含み、トランジスタＱ６８のベー
ス電極はトランジスタＱ、３のコレクタ電極に接続され
、トランジスタ（１’６（１のベース電極はトランジス
タＱ６８のコレクタ電極とトランジスタＱ＋４のコレク
タ電極の両方に接続される。トランジスタＱ ６９のコ
レクタ電極は端子７６でトランジスタＱ ＯＵＴのベー
ス電極に、トランジスタＱ ａｓ、Ｑｎｏのエミッタ電
極は電流源４２を介して一杓Ｖに接続される。
＜Ｊｅｓ、Ｑ ６ｏを含み、トランジスタＱ６８のベー
ス電極はトランジスタＱ、３のコレクタ電極に接続され
、トランジスタ（１’６（１のベース電極はトランジス
タＱ６８のコレクタ電極とトランジスタＱ＋４のコレク
タ電極の両方に接続される。トランジスタＱ ６９のコ
レクタ電極は端子７６でトランジスタＱ ＯＵＴのベー
ス電極に、トランジスタＱ ａｓ、Ｑｎｏのエミッタ電
極は電流源４２を介して一杓Ｖに接続される。
出力段４０の小信号ゲインを考えると、電流源７０によ
って発生される電流１．の半汁即ちＩＶｚがトランジス
タＱ ＋３、（１’ ＋４のコレクタ電極に流れる状態
にあると考えられる。そして、入力端子３６．８８の電
圧にコモン・エミッタ・トランジスタＱＩ３、Ｑ１４に
よって与えられるゲインが約１であるとき、入力端子３
６及び端子７２間のカスケード接続されたトランジスタ
Ｑ＋５によって与えられるゲインは−（９つ１１．）／
２で弄わされる。ここでｊｊ ｍ１５ はトランジスタ
（ｉ’１５の相互コンダクタンスで、Ｒ７は抵抗Ｒ１の
抵抗噴である。同様に、端子７４と入力端子３８との間
のカスケード接続されたトランジスタＱ＋６によって与
えられるゲインハ、−（ハ＞ｔ＋ｏＲ８）、／２によっ
て表わされる。ここでＬ）Ｉ１６ はトランジスト（１
’ｌ［ｌの１目尾コンダクタンスで、Ｒ８は抵抗Ｒ８の
抵抗値である。更に、端子７６と端子３６との間のトラ
ンジスタＱ ａｏ Ｉ’−与ｉられるゲインは（＃ｒｎ
ｓｏＲｏ”Ｖ’２てあり、こ、二で＋’ｉ’ｇ６ｏ は
トランジスタ’１’１１９の相互コンダクタンスで／？
、は抵抗Ｒ０の抵抗値である。出力段の全ゲ・インは出
力トランジスタ（、ｔｌｏｏ’ｒのベースとコレクタと
の間に送られる信号（Ｃ与えられるゲインの代数和とし
て表わされるので、その全ゲインは［９ｍ、、Ｒ７＋
、ｊｊ ｎＬ、６Ｒ８＋ｊＪ ｍ、６Ｒ０］、／２て表
わされる。
って発生される電流１．の半汁即ちＩＶｚがトランジス
タＱ ＋３、（１’ ＋４のコレクタ電極に流れる状態
にあると考えられる。そして、入力端子３６．８８の電
圧にコモン・エミッタ・トランジスタＱＩ３、Ｑ１４に
よって与えられるゲインが約１であるとき、入力端子３
６及び端子７２間のカスケード接続されたトランジスタ
Ｑ＋５によって与えられるゲインは−（９つ１１．）／
２で弄わされる。ここでｊｊ ｍ１５ はトランジスタ
（ｉ’１５の相互コンダクタンスで、Ｒ７は抵抗Ｒ１の
抵抗噴である。同様に、端子７４と入力端子３８との間
のカスケード接続されたトランジスタＱ＋６によって与
えられるゲインハ、−（ハ＞ｔ＋ｏＲ８）、／２によっ
て表わされる。ここでＬ）Ｉ１６ はトランジスト（１
’ｌ［ｌの１目尾コンダクタンスで、Ｒ８は抵抗Ｒ８の
抵抗値である。更に、端子７６と端子３６との間のトラ
ンジスタＱ ａｏ Ｉ’−与ｉられるゲインは（＃ｒｎ
ｓｏＲｏ”Ｖ’２てあり、こ、二で＋’ｉ’ｇ６ｏ は
トランジスタ’１’１１９の相互コンダクタンスで／？
、は抵抗Ｒ０の抵抗値である。出力段の全ゲ・インは出
力トランジスタ（、ｔｌｏｏ’ｒのベースとコレクタと
の間に送られる信号（Ｃ与えられるゲインの代数和とし
て表わされるので、その全ゲインは［９ｍ、、Ｒ７＋
、ｊｊ ｎＬ、６Ｒ８＋ｊＪ ｍ、６Ｒ０］、／２て表
わされる。
一般に、トランジスタの相反コンダクタンスは１、／Ｖ
Ｔ、 Ｉ ＝＝ トランジスタのエミッタ電流、ｖＴ＝
Ｋ ・ｒ ／ ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、全体の
ｌト・［言号ゲインはＣ（ＩＩＲＪ ２ ＶＴ）＋（１
＋＋１２） ＲＢ ／２ＶＴ＋（ｌ２Ｒｏ）／２（’Ｔ
］／２て表わされ、Ｉ２は電流源４２１／こよって発
生される電流である。電流源４２は小信号ゲインを（１
２Ｒ，）、／４ＶＴ、＋Ｉ２Ｒ８／４ＶＴだけ増大させ
ることは注目される。
Ｔ、 Ｉ ＝＝ トランジスタのエミッタ電流、ｖＴ＝
Ｋ ・ｒ ／ ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、全体の
ｌト・［言号ゲインはＣ（ＩＩＲＪ ２ ＶＴ）＋（１
＋＋１２） ＲＢ ／２ＶＴ＋（ｌ２Ｒｏ）／２（’Ｔ
］／２て表わされ、Ｉ２は電流源４２１／こよって発
生される電流である。電流源４２は小信号ゲインを（１
２Ｒ，）、／４ＶＴ、＋Ｉ２Ｒ８／４ＶＴだけ増大させ
ることは注目される。
ここで、回路１０の動作全説明する。才ず、入力段１２
、第２段２２及びレベル・７フト回路３０を説明する。
、第２段２２及びレベル・７フト回路３０を説明する。
入力端子１４の電圧が入力嘔子１６の電圧よりもより正
であるとき、トランジスタＱ２が不導通モード（（ある
間トランジスタＱ１は導通する。そして、端子２０の電
圧が端子１８の電圧よりもより正となる。入力端子１８
．２０の電圧に応答して、トランジスタＱ５が不導通モ
ードに、トランジスタＱ６が導通モードにおかれ、端子
２６の電圧を端子２８に発生される電圧よりもより正に
する。端子２６．２８に生じる電圧のＤＣレベルはレベ
ル・ンフト回路３０によって負の方向に７フトされるが
、端子３２（従って端子３６）の電圧は端子３４（従っ
て端子３８）の電圧よりも依然正である。それによって
、入力端子３６は端子３８よりも正Ｖこなる。一方、入
力端子１６の電圧が端子１４の電圧よりも正である澱、
トランジスタＱ２及びＱ５は導１１ＴＩＬ、、トランジ
スタＱＩＸＱ６は不導通となり、端子３４（従って端子
３８）の電圧は端子３２（従って端子３６）の電圧より
も正になる。
であるとき、トランジスタＱ２が不導通モード（（ある
間トランジスタＱ１は導通する。そして、端子２０の電
圧が端子１８の電圧よりもより正となる。入力端子１８
．２０の電圧に応答して、トランジスタＱ５が不導通モ
ードに、トランジスタＱ６が導通モードにおかれ、端子
２６の電圧を端子２８に発生される電圧よりもより正に
する。端子２６．２８に生じる電圧のＤＣレベルはレベ
ル・ンフト回路３０によって負の方向に７フトされるが
、端子３２（従って端子３６）の電圧は端子３４（従っ
て端子３８）の電圧よりも依然正である。それによって
、入力端子３６は端子３８よりも正Ｖこなる。一方、入
力端子１６の電圧が端子１４の電圧よりも正である澱、
トランジスタＱ２及びＱ５は導１１ＴＩＬ、、トランジ
スタＱＩＸＱ６は不導通となり、端子３４（従って端子
３８）の電圧は端子３２（従って端子３６）の電圧より
も正になる。
次に、出力段４０について説明すると、端子３６の電圧
が端子３８の電圧よりも正であると、トランジスタＱ＋
３には電流′＃７０によって発生される電流ＩＩ（ここ
では３ｎＬＡ）のほとんど全部が流れる。電流１１がト
ランジスタ（１１１５のコレクタ・エミッタに流れて、
トランジスタＱ１５及びｃｉ １６ 間に比較的大きな
ベース・エミッタ電圧差ケ生じさせ、その結果トランジ
スタ’Ｊ６９が電流源４２によって発生される電流Ｉ２
（ここでは２ｍＡ）のほとんどを流すことになる。ト
ランジスタＱ１□のベースはハＲ７（Ｒ７は抵抗Ｒ７の
抵抗値）にほぼ等しい′電圧に引き下げられ、出力トラ
ンジスタＱ ＯＵＴのベース充電源全ターンオフする。
が端子３８の電圧よりも正であると、トランジスタＱ＋
３には電流′＃７０によって発生される電流ＩＩ（ここ
では３ｎＬＡ）のほとんど全部が流れる。電流１１がト
ランジスタ（１１１５のコレクタ・エミッタに流れて、
トランジスタＱ１５及びｃｉ １６ 間に比較的大きな
ベース・エミッタ電圧差ケ生じさせ、その結果トランジ
スタ’Ｊ６９が電流源４２によって発生される電流Ｉ２
（ここでは２ｍＡ）のほとんどを流すことになる。ト
ランジスタＱ１□のベースはハＲ７（Ｒ７は抵抗Ｒ７の
抵抗値）にほぼ等しい′電圧に引き下げられ、出力トラ
ンジスタＱ ＯＵＴのベース充電源全ターンオフする。
出力トランジスタＱｏｔｒｒのベースに存在する電荷は
電流源４２を介して急速に放電される。即ち、スイッチ
４４は電流源４２ ｉ １−ランジスタＱｏｕ Ｔのベ
ースに電気的に結合し、出力トランジスタ（、、！ＯＵ
Ｔに対し能動的ベース電荷放電回路ヲ堤供する。出力ト
ランジスタＱ ＯＵＴのベースが放電した後、ソース４
２のｔ ｉｔ Ｉ ２は＋Ｖｃｃから７ヨツトキ・ダイ
オード５ｈｏ−、）ランジスタＱ６□、抵抗Ｒ９及びト
ランジスタＱ１□のコレクタ・エミッタを介して流れる
。
電流源４２を介して急速に放電される。即ち、スイッチ
４４は電流源４２ ｉ １−ランジスタＱｏｕ Ｔのベ
ースに電気的に結合し、出力トランジスタ（、、！ＯＵ
Ｔに対し能動的ベース電荷放電回路ヲ堤供する。出力ト
ランジスタＱ ＯＵＴのベースが放電した後、ソース４
２のｔ ｉｔ Ｉ ２は＋Ｖｃｃから７ヨツトキ・ダイ
オード５ｈｏ−、）ランジスタＱ６□、抵抗Ｒ９及びト
ランジスタＱ１□のコレクタ・エミッタを介して流れる
。
ダイオードＳＩＯは出力トランジスタＱＯＵＴのベース
電極の電圧振幅を１つの７ヨントキ屯圧降下（約０．５
ボルト）＆て制限する。トランジスタ（Ｊ＋ｓのプルア
ップ効果によって出力３１の電圧は十Ｖｃｃに向って正
方向に上昇し、トランジスタＱ＋ｓのベースｔｌｆｆｉ
は３．４ボルトになる。
電極の電圧振幅を１つの７ヨントキ屯圧降下（約０．５
ボルト）＆て制限する。トランジスタ（Ｊ＋ｓのプルア
ップ効果によって出力３１の電圧は十Ｖｃｃに向って正
方向に上昇し、トランジスタＱ＋ｓのベースｔｌｆｆｉ
は３．４ボルトになる。
一方、端子３８の電圧が端子３６の電圧よりも正になる
と、源７００屯流１１はトランジスタＱ ＋４ 、Ｑ
ｔｏに流れる。この状態において、スイッチ４４は電流
源４２ ’ｉ ＋−ランジスタＱ＋６のエミッタに電気
的に結合し、電流源４２を端子７６から電気的に分離す
る。こうして、電流Ｉ２はトランジスタＱ＋ｅのエミッ
タ・コレクタ電極に流れる。従つて、抵抗Ｒ８を流れる
全電流はＩ、＋Ｉ２となる・。
と、源７００屯流１１はトランジスタＱ ＋４ 、Ｑ
ｔｏに流れる。この状態において、スイッチ４４は電流
源４２ ’ｉ ＋−ランジスタＱ＋６のエミッタに電気
的に結合し、電流源４２を端子７６から電気的に分離す
る。こうして、電流Ｉ２はトランジスタＱ＋ｅのエミッ
タ・コレクタ電極に流れる。従つて、抵抗Ｒ８を流れる
全電流はＩ、＋Ｉ２となる・。
トランジスタＱ１７のベース電極は端子７２の電圧に向
ってゾルアップされる。トランジスタ（ｌＩ’＋７は電
流制限抵抗Ｒｏｋ介して出力トランジスタＱｏｕＴのベ
ースを光電する（トランジスタＱａｏのコレクタ・エミ
ッタ電極はオープン回路にされることに注目）。出力ト
ランジスタＱＯＵＴは飽和に向って駆動され、そのコレ
クタ電圧は、トランジスタＱｏＵＴノ内部ヘース・コレ
クタ・ショットキ・ダイオードｒこよってトランジスタ
Ｑ ＯＵＴがクランプされる迄、接地に回って降ドする
。トランジスタＱ１６及び抵抗Ｒ８を流れる電流（ハ＋
ｌ２）（−ｉトランジスタ（１’＋８のベース上のスル
ーレー トラ増加させ出力３１の電圧ケ降下させること
は注目すべき′Ｃある。更に抵抗Ｒ８には比較的大きな
電流（即ち、ハ＋１２）が流れるので、その抵抗値を小
さくしてトランジスタリ、８０ベースに溝面な電圧を発
生するようにすることができ、故に回路の時定数（その
抵抗とプルアンプ・トランジスタＱ＋ａの固有容量によ
って与えられる）を低下することができる。
ってゾルアップされる。トランジスタ（ｌＩ’＋７は電
流制限抵抗Ｒｏｋ介して出力トランジスタＱｏｕＴのベ
ースを光電する（トランジスタＱａｏのコレクタ・エミ
ッタ電極はオープン回路にされることに注目）。出力ト
ランジスタＱＯＵＴは飽和に向って駆動され、そのコレ
クタ電圧は、トランジスタＱｏＵＴノ内部ヘース・コレ
クタ・ショットキ・ダイオードｒこよってトランジスタ
Ｑ ＯＵＴがクランプされる迄、接地に回って降ドする
。トランジスタＱ１６及び抵抗Ｒ８を流れる電流（ハ＋
ｌ２）（−ｉトランジスタ（１’＋８のベース上のスル
ーレー トラ増加させ出力３１の電圧ケ降下させること
は注目すべき′Ｃある。更に抵抗Ｒ８には比較的大きな
電流（即ち、ハ＋１２）が流れるので、その抵抗値を小
さくしてトランジスタリ、８０ベースに溝面な電圧を発
生するようにすることができ、故に回路の時定数（その
抵抗とプルアンプ・トランジスタＱ＋ａの固有容量によ
って与えられる）を低下することができる。
本発明を以上実施例に従って説明しだが、本発明の範囲
内で他の実施例を採用することが可能であることは当業
者には明らかである。
内で他の実施例を採用することが可能であることは当業
者には明らかである。
第１図は本発明によるコンパレータの回路図であり、第
２図は該コンパレータＧこ含まれる増幅段の等価回路を
示す。 （符号説明） １０：コノパレータ回路 １２：入力段 ２２：第２段 ２４：電圧バイアス回路 ３０ニレベル・ンフト回路 、４０：出力段 ４４：スイッチ 特許出願人 レイセオン・カンパニー （外４名）
２図は該コンパレータＧこ含まれる増幅段の等価回路を
示す。 （符号説明） １０：コノパレータ回路 １２：入力段 ２２：第２段 ２４：電圧バイアス回路 ３０ニレベル・ンフト回路 、４０：出力段 ４４：スイッチ 特許出願人 レイセオン・カンパニー （外４名）
Claims (1)
- 【特許請求の範囲】 （１１ベース電極が結合された一対のトランジスタと、 前記一対のトランジスタのコレクタ電極と電圧源との間
Ｖこ接続された一対の抵抗と、前記一対のトランジスタ
のコレクタ電、極間に反対極性で接続される一対のダイ
オードと、前記一対のトランジスタのベース電極と前記
電圧源との間に接続され前記トランジスタが飽和するの
を防止するバイアス回路と、 から構成される電子回路。 （２）前記バイアス回路が、 前記電圧源と結合されたベース電極との間に接続される
第１抵抗と、 第２抵抗と、 該第２抵抗と直列接続されるダイオードと、を有し、前
記第１抵抗が前記第２抵抗と並列にそしてダイオードと
直列に接続される特許請求の範囲第（１）項記載の電子
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/382,278 US4479094A (en) | 1982-05-26 | 1982-05-26 | Differential amplifier |
| US382278 | 1982-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213515A true JPS58213515A (ja) | 1983-12-12 |
| JPH0374529B2 JPH0374529B2 (ja) | 1991-11-27 |
Family
ID=23508261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093289A Granted JPS58213515A (ja) | 1982-05-26 | 1983-05-26 | 差動増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4479094A (ja) |
| JP (1) | JPS58213515A (ja) |
| DE (1) | DE3319091A1 (ja) |
| GB (1) | GB2120887B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030197A (ja) * | 2000-09-15 | 2014-02-13 | Qualcomm Incorporated | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2139837A (en) * | 1983-05-13 | 1984-11-14 | Western Electric Co | Improvements in or relating to data quantizers |
| US4665547A (en) * | 1984-11-02 | 1987-05-12 | At&T Company | Limiting amplifier for common mode feedback in telephone line feed circuits |
| US4716381A (en) * | 1986-04-03 | 1987-12-29 | Advanced Micro Devices, Inc. | High-current operational amplifier |
| US4900955A (en) * | 1987-05-06 | 1990-02-13 | Sanders Associates, Inc. | Voltage sharing circuit |
| JP2598074B2 (ja) * | 1988-03-19 | 1997-04-09 | 富士通株式会社 | 演算増幅器 |
| US4924407A (en) * | 1988-08-15 | 1990-05-08 | Siecor Corporation | Humidity resistant meter reading device |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| US5150069A (en) * | 1990-04-06 | 1992-09-22 | Hughes Aircraft Company | Waveform tracking clipper circuit |
| US5132560A (en) * | 1990-09-28 | 1992-07-21 | Siemens Corporate Research, Inc. | Voltage comparator with automatic output-level adjustment |
| JP3161721B2 (ja) * | 1990-10-19 | 2001-04-25 | 株式会社日立製作所 | 増幅回路及びディスプレイ装置 |
| US5184089A (en) * | 1991-04-26 | 1993-02-02 | U.S. Philips Corporation | Differential amplifier having output current limiting |
| US5341333A (en) * | 1992-08-11 | 1994-08-23 | Integrated Device Technology, Inc. | Circuits and methods for amplification of electrical signals |
| US5463345A (en) * | 1993-01-07 | 1995-10-31 | Nec Corporation | Circuit for converting unipolar input to bipolar output |
| GB9303138D0 (en) * | 1993-02-17 | 1993-03-31 | Plessey Semiconductors Ltd | Integrated circuit amplifiers |
| US6111445A (en) * | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
| US7417483B2 (en) * | 2005-06-23 | 2008-08-26 | Supertex, Inc. | Wide-band wide-swing CMOS gain enhancement technique and method therefor |
| US7339402B2 (en) | 2006-02-13 | 2008-03-04 | Texas Instruments Incorporated | Differential amplifier with over-voltage protection and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3461397A (en) * | 1968-04-18 | 1969-08-12 | Bell Telephone Labor Inc | Balanced differential amplifier with improved longitudinal voltage margin |
-
1982
- 1982-05-26 US US06/382,278 patent/US4479094A/en not_active Expired - Fee Related
-
1983
- 1983-05-18 GB GB08313801A patent/GB2120887B/en not_active Expired
- 1983-05-26 DE DE19833319091 patent/DE3319091A1/de not_active Withdrawn
- 1983-05-26 JP JP58093289A patent/JPS58213515A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014030197A (ja) * | 2000-09-15 | 2014-02-13 | Qualcomm Incorporated | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
| JP2015201865A (ja) * | 2000-09-15 | 2015-11-12 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3319091A1 (de) | 1983-12-01 |
| US4479094A (en) | 1984-10-23 |
| GB2120887A (en) | 1983-12-07 |
| GB8313801D0 (en) | 1983-06-22 |
| JPH0374529B2 (ja) | 1991-11-27 |
| GB2120887B (en) | 1986-03-26 |
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