JPS58205234A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS58205234A JPS58205234A JP8928382A JP8928382A JPS58205234A JP S58205234 A JPS58205234 A JP S58205234A JP 8928382 A JP8928382 A JP 8928382A JP 8928382 A JP8928382 A JP 8928382A JP S58205234 A JPS58205234 A JP S58205234A
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- JP
- Japan
- Prior art keywords
- data
- input
- output
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送制御方式、とくに、入出力ポートが
双方向共通並列伝送路(・クス)に接続され、システム
クロックに同期して動作する、たとえばマイクロプロセ
ッサなどの処理装置におけるデータ転送制御方式に関す
るものである。
双方向共通並列伝送路(・クス)に接続され、システム
クロックに同期して動作する、たとえばマイクロプロセ
ッサなどの処理装置におけるデータ転送制御方式に関す
るものである。
このような処理装置において、従来、双方向データバス
に接続された入力ポートから出力ポートへデータを転送
する場合、まず1つのクロックで入力ホートから中央処
理装置(CPU )内のレジスタにデータを転送し、次
のクロックでこのレジスタから出力ポートへデータを転
送していた。したがって入出力ポート間のデータ転送に
は少なくとも2クロック周期の時間を要していた。
に接続された入力ポートから出力ポートへデータを転送
する場合、まず1つのクロックで入力ホートから中央処
理装置(CPU )内のレジスタにデータを転送し、次
のクロックでこのレジスタから出力ポートへデータを転
送していた。したがって入出力ポート間のデータ転送に
は少なくとも2クロック周期の時間を要していた。
たとえば画像データなどの多量の入力データを処理して
その処理結果データにより出力画像を形成する場合、た
とえば24ビツトなどの多数の並列ビットを高速で演算
しなければならないことが多い。たとえば20マイクロ
秒の短い期間に非鮮鋭マスク処理などの複雑な演算を実
行し遅ければなら、ない。このような多数並列ビットの
高速演算はビットスライス構成の処理装置で行なうのが
有利である。前述のように入出力ポート間のデータ転送
に2クロック周期を要するようなデータ転送制御方式で
は、このような高速演算処理の効果を相殺してしまうこ
とになる。したがって、ポート間転送のような比較的単
純な動作に時間をかけず、アプリケーション6で固有の
演算処理に時間的裕度を与えることができるシステム構
成が望ましい。
その処理結果データにより出力画像を形成する場合、た
とえば24ビツトなどの多数の並列ビットを高速で演算
しなければならないことが多い。たとえば20マイクロ
秒の短い期間に非鮮鋭マスク処理などの複雑な演算を実
行し遅ければなら、ない。このような多数並列ビットの
高速演算はビットスライス構成の処理装置で行なうのが
有利である。前述のように入出力ポート間のデータ転送
に2クロック周期を要するようなデータ転送制御方式で
は、このような高速演算処理の効果を相殺してしまうこ
とになる。したがって、ポート間転送のような比較的単
純な動作に時間をかけず、アプリケーション6で固有の
演算処理に時間的裕度を与えることができるシステム構
成が望ましい。
したがって本発明は、入出力、1?−ト間のデータ転送
を高速Uζ行なうことのできるデータ転送制御方式を提
供することを目的とする。
を高速Uζ行なうことのできるデータ転送制御方式を提
供することを目的とする。
この目的は次のような本発明によるデータ転送制御方式
によって達成される。すなわちこの方式は、共通伝送路
に接続され入力データを一時保持する入力回路と、共通
伝送路に接続され出力データを一時保持する出力回路と
の間におけるデータの転送を制御するデータ転送制御方
式であって、クロック信号の1周期に対応して処理装置
から供給される第1の信号に応動して入力回路を付勢し
、入力回路に保持されているデータを出力回路に転送し
、処理装置から供給される第2の信号の1周期の終了に
よって出力回路を付勢して該転送されたデータを出力回
路に保持させ、この場合、第2の信号とは、少なくとも
前記クロック信号と同じか、またはこれより位相の進ん
だ信号である。
によって達成される。すなわちこの方式は、共通伝送路
に接続され入力データを一時保持する入力回路と、共通
伝送路に接続され出力データを一時保持する出力回路と
の間におけるデータの転送を制御するデータ転送制御方
式であって、クロック信号の1周期に対応して処理装置
から供給される第1の信号に応動して入力回路を付勢し
、入力回路に保持されているデータを出力回路に転送し
、処理装置から供給される第2の信号の1周期の終了に
よって出力回路を付勢して該転送されたデータを出力回
路に保持させ、この場合、第2の信号とは、少なくとも
前記クロック信号と同じか、またはこれより位相の進ん
だ信号である。
次に添付図面を参照して本発明によるデータ転送制御方
式を詳細に説明する。
式を詳細に説明する。
第1図は、本発明によるデータ転送制御方式を実現する
処理装置の一例を示し、マイクロゾロセッサで構成され
ている。同図において、中央処理装置(CPU ) 1
0 、読出専用記憶装置(ROM ) 20、ランダム
アクセスメモリ(RAM )22、ならびに入出力回路
30−0および30−1がデータバス40に接続されて
いる。パス40はたとえば8ビット並列双方向伝送路で
ある。なお同図において、並列ビットの双方向伝送路は
両方向の矢印で示されている。
処理装置の一例を示し、マイクロゾロセッサで構成され
ている。同図において、中央処理装置(CPU ) 1
0 、読出専用記憶装置(ROM ) 20、ランダム
アクセスメモリ(RAM )22、ならびに入出力回路
30−0および30−1がデータバス40に接続されて
いる。パス40はたとえば8ビット並列双方向伝送路で
ある。なお同図において、並列ビットの双方向伝送路は
両方向の矢印で示されている。
周知のよう[、CPUl0は、命令を解読し実行する制
御部12と、様々な算術および論理演算を行なう領域と
してのレノスタ/算術論理演算部14を有する。ROM
20はプログラム命令および固定データなどが蓄積さ
れ、RAM 22はシステムの高速メモリとして機能す
る。入出力回路30−0および30−1は、入出力ポー
ト32および入出力制御回路34からなる。この例では
入出力回路が2ユニット設けられているが、システムに
おいて入出力ポートのアドレスを指定できる限度内にお
いて任意のユニット数を配設することができる。
御部12と、様々な算術および論理演算を行なう領域と
してのレノスタ/算術論理演算部14を有する。ROM
20はプログラム命令および固定データなどが蓄積さ
れ、RAM 22はシステムの高速メモリとして機能す
る。入出力回路30−0および30−1は、入出力ポー
ト32および入出力制御回路34からなる。この例では
入出力回路が2ユニット設けられているが、システムに
おいて入出力ポートのアドレスを指定できる限度内にお
いて任意のユニット数を配設することができる。
入出力ポート32はデータバス40と入出力端子50−
0または50−1に接続される外部の入出力装置(処理
装置を含む)とのインタフェースをとる回路であり、デ
ータラッチ、パスドライバ/レシーバなどを含む。入出
力制御回路34は、制御部12から制御線42を通して
送られる入出カポ−ドアドレスを解読するデコーダ、お
よび入出力ポート間の競合を防止する回路などを含む。
0または50−1に接続される外部の入出力装置(処理
装置を含む)とのインタフェースをとる回路であり、デ
ータラッチ、パスドライバ/レシーバなどを含む。入出
力制御回路34は、制御部12から制御線42を通して
送られる入出カポ−ドアドレスを解読するデコーダ、お
よび入出力ポート間の競合を防止する回路などを含む。
入出力回路30−0および30−1はそれぞれ1枚の電
子回路基板に実装され、各ユニットを構成するようにし
てもよい。
子回路基板に実装され、各ユニットを構成するようにし
てもよい。
その1つのユニットの具体的構成を第2図に示す。
第2図に示す入出力回路30は、入力ポートすなわちデ
ータ源320、および出力ポートすなわちデータシンク
322と、・ぐストライ・マ/レシーバ324を有し、
これらで第1図の入出力ポート32を構成する。入力ポ
ート320および出力ポート322はたとえば8ビツト
のデータラッチを含む。外部入力装置から入力デ−タが
供給される入力端子500は入力ポート320に接続さ
れ、入力ポート320の出力は並列伝送路350を介し
てパスドライ・ぐ/レシーバ324に接続されている。
ータ源320、および出力ポートすなわちデータシンク
322と、・ぐストライ・マ/レシーバ324を有し、
これらで第1図の入出力ポート32を構成する。入力ポ
ート320および出力ポート322はたとえば8ビツト
のデータラッチを含む。外部入力装置から入力デ−タが
供給される入力端子500は入力ポート320に接続さ
れ、入力ポート320の出力は並列伝送路350を介し
てパスドライ・ぐ/レシーバ324に接続されている。
パスドライバ/レシーバはデータバス40に接続されて
いる。
いる。
伝送路350は出力ポート322の入力にも接続され、
出力ポート322の出力は出力装置が接続される出力端
子502に接続されている。
出力ポート322の出力は出力装置が接続される出力端
子502に接続されている。
入力端子500および出力端子502で第1図の入出力
端子50−0または50−1を構成する。なお第2図で
は並列ビットの転送路はその転送方向を示す矢印で図示
されている。またこの実施例では8ビット並列処理、す
なわちlワード8ビツト構成であるが、ビットスライス
方式によりて16ビ、トまたはそれ以上のビット構成と
した場合も本発明を有効に適用できることは言うまでも
ない。
端子50−0または50−1を構成する。なお第2図で
は並列ビットの転送路はその転送方向を示す矢印で図示
されている。またこの実施例では8ビット並列処理、す
なわちlワード8ビツト構成であるが、ビットスライス
方式によりて16ビ、トまたはそれ以上のビット構成と
した場合も本発明を有効に適用できることは言うまでも
ない。
第2図の回路30は入出力制御回路34(第1図)とし
てBSSデコーダ340 、 BDSデコーダ342お
よびパス競合防止回路344を有する。BSSデコーダ
は、制御部12から制御線42の1つである420を介
して送られる入力ポート番号(アドレス)を示す信号B
SSを復号し、これが自己のユニット30に含まれる入
力ポート320を示すときは、信号BSSが有意である
ことを示す制御線426の信号亜に応動してリード35
2を通して入力ポート320を付勢する復号回路である
。
てBSSデコーダ340 、 BDSデコーダ342お
よびパス競合防止回路344を有する。BSSデコーダ
は、制御部12から制御線42の1つである420を介
して送られる入力ポート番号(アドレス)を示す信号B
SSを復号し、これが自己のユニット30に含まれる入
力ポート320を示すときは、信号BSSが有意である
ことを示す制御線426の信号亜に応動してリード35
2を通して入力ポート320を付勢する復号回路である
。
BDSデコーダは、同じく制御部12から制御線42の
1つである422を介して送られる出力ポート番号を示
す信号BDSを復号する復号回路である。信号BDSが
自己のユニット30に含まれる出力ポート322を示す
ときは、制御線426の信号厄およびラッチ信号LCH
に応動してリード354を通して出力ポート322を付
勢する。なお、後に説明するように、ラッチ信号LCH
は必ずしも設けなくてもよい。
1つである422を介して送られる出力ポート番号を示
す信号BDSを復号する復号回路である。信号BDSが
自己のユニット30に含まれる出力ポート322を示す
ときは、制御線426の信号厄およびラッチ信号LCH
に応動してリード354を通して出力ポート322を付
勢する。なお、後に説明するように、ラッチ信号LCH
は必ずしも設けなくてもよい。
パス競合防止回路344は、各ユニット30−0および
30−1.ならびにCPU 10の間でパス40の使用
が競合するのを防止するとともに、自己のユニット30
の中でパス350におけるデータの送受信の競合、すな
わち入力、1= −ト320およびパスドライ・ぐ/レ
ジー・マ324の間の競合を防止する回路である。この
ために、防止回路344のリード424は各ユニット3
0−0および30−1間で共通に接続され、防止回路3
44は、自己のユニット30が選択されたときは他のユ
ニットからの信号万が消勢状態にあることを確認してリ
ード356を付勢し、パスドライバ/シン−・ぐ324
を動作状態とするとともに、リード424を駆動して信
号ACKを付勢状態にする。
30−1.ならびにCPU 10の間でパス40の使用
が競合するのを防止するとともに、自己のユニット30
の中でパス350におけるデータの送受信の競合、すな
わち入力、1= −ト320およびパスドライ・ぐ/レ
ジー・マ324の間の競合を防止する回路である。この
ために、防止回路344のリード424は各ユニット3
0−0および30−1間で共通に接続され、防止回路3
44は、自己のユニット30が選択されたときは他のユ
ニットからの信号万が消勢状態にあることを確認してリ
ード356を付勢し、パスドライバ/シン−・ぐ324
を動作状態とするとともに、リード424を駆動して信
号ACKを付勢状態にする。
これらの制御信号BSS 、 BDS 、 SELおよ
びLCHハCPU 10においてシステムクロックCL
Kから形成され、その時間関係を第3図に示す。
びLCHハCPU 10においてシステムクロックCL
Kから形成され、その時間関係を第3図に示す。
システムクロックCLKは制御部l 2内において基本
クロックから作成され、たとえば180ナノ秒の周期を
有する。信号BSS 、 BDSおよびIはクロックC
LKの立上り600に対して位相φ1だけ遅れている。
クロックから作成され、たとえば180ナノ秒の周期を
有する。信号BSS 、 BDSおよびIはクロックC
LKの立上り600に対して位相φ1だけ遅れている。
この遅れφ1は回路向合素子の伝搬遅延によるものであ
る。ラッチ信号LCHはクロックCLKと同じ波形を有
し、クロックCLKに対して所定の位相φ2だけ進んで
いる。
る。ラッチ信号LCHはクロックCLKと同じ波形を有
し、クロックCLKに対して所定の位相φ2だけ進んで
いる。
たとえばユニッ)30−0の入力ポート320(、ff
−)0)からユニット30−1の出カポ−)322(ポ
ート1)へデータを転送する場合を想定する。システム
クロックCLKに同期して、ポート0のアドレスを示す
信号BSSがユニット30−0のBSSデコーダ340
に供給され、信号SELが立ち下がると、ユニッ)30
−0の入力ポート320が付勢され、それにラッチされ
ているデータDATAがパス40に送出される。一方、
クロックCLKの同じ周期内において、ユニット30−
1のBDSデコーダ342にはポートlのアドレスを示
す化1号BDSが入力される。信号石が立ち下がり、さ
らにラッチ信号LCHの立上り602が到来すると、出
力ポート322が付勢され、パス40上のデータ、すな
わちポート0から転送されたデータDATAが有効々デ
ータとしてポート1にラッチされる。これによつてポー
ト0からポート1ヘシステムクロツクCLKの1周期内
でデータ転送が行なわれたことになる。なお、ユニット
3o−oからユニ、ト30−1に、すなわち異なるユニ
ット間においてデータが転送される場合を説明したが、
同一ユニット、たとえば30−θ内において入力ポート
320から出力ポート322にデータを転送する場合も
同様である。
−)0)からユニット30−1の出カポ−)322(ポ
ート1)へデータを転送する場合を想定する。システム
クロックCLKに同期して、ポート0のアドレスを示す
信号BSSがユニット30−0のBSSデコーダ340
に供給され、信号SELが立ち下がると、ユニッ)30
−0の入力ポート320が付勢され、それにラッチされ
ているデータDATAがパス40に送出される。一方、
クロックCLKの同じ周期内において、ユニット30−
1のBDSデコーダ342にはポートlのアドレスを示
す化1号BDSが入力される。信号石が立ち下がり、さ
らにラッチ信号LCHの立上り602が到来すると、出
力ポート322が付勢され、パス40上のデータ、すな
わちポート0から転送されたデータDATAが有効々デ
ータとしてポート1にラッチされる。これによつてポー
ト0からポート1ヘシステムクロツクCLKの1周期内
でデータ転送が行なわれたことになる。なお、ユニット
3o−oからユニ、ト30−1に、すなわち異なるユニ
ット間においてデータが転送される場合を説明したが、
同一ユニット、たとえば30−θ内において入力ポート
320から出力ポート322にデータを転送する場合も
同様である。
第2図の実施例では、出力ポート322はランチ信号L
CHの立上り602に応動してデータをラッチする。立
上り602はクロックCLKの立上り600より時間的
に多少前にあるため、データを保持するための時間に十
分な余裕がある。このように出力ポート322はラッチ
信号LCHに応動してデータをラッチするように構成す
ることが望ましいが、ラッチ信号LCHの立上り602
の代りにクロックCLKの立上り600に同期してデー
タを保持するように構成してもよい。この場合は、BD
Sデコーダ3420制御線428には信号LCT(の代
りにクロックCLKが供給される。しかしこのように構
成した場合は、クロックCLKに同期してBSS 、
BDS 、 SELなどのすべての信号の状態が変化す
るので、出カポ−)322がデータをラッチするに際し
、多少その保持時間が厳しくなる可能性がある。
CHの立上り602に応動してデータをラッチする。立
上り602はクロックCLKの立上り600より時間的
に多少前にあるため、データを保持するための時間に十
分な余裕がある。このように出力ポート322はラッチ
信号LCHに応動してデータをラッチするように構成す
ることが望ましいが、ラッチ信号LCHの立上り602
の代りにクロックCLKの立上り600に同期してデー
タを保持するように構成してもよい。この場合は、BD
Sデコーダ3420制御線428には信号LCT(の代
りにクロックCLKが供給される。しかしこのように構
成した場合は、クロックCLKに同期してBSS 、
BDS 、 SELなどのすべての信号の状態が変化す
るので、出カポ−)322がデータをラッチするに際し
、多少その保持時間が厳しくなる可能性がある。
以上のように本発明のデータ転送制御方式によれば、シ
ステムクロックの1つの周期内においてホード間データ
転送を完結することができる。したがって、たとえばビ
ットスライスプロセッサに適用すれば高速演算処理をよ
り効果的Cて行なうことができる。また、前述の各信号
、すなわちCLK 、 BSS 、 BDS 、 SE
Lおよび LCHなどをマイクロプログラムによって直
接制御するように構成すれば、処理装置内のALUにお
ける演算、およびこれとは独立なポート間データ転送が
同時に1つのクロック周期内で完結し、高速処理を実現
することができる。
ステムクロックの1つの周期内においてホード間データ
転送を完結することができる。したがって、たとえばビ
ットスライスプロセッサに適用すれば高速演算処理をよ
り効果的Cて行なうことができる。また、前述の各信号
、すなわちCLK 、 BSS 、 BDS 、 SE
Lおよび LCHなどをマイクロプログラムによって直
接制御するように構成すれば、処理装置内のALUにお
ける演算、およびこれとは独立なポート間データ転送が
同時に1つのクロック周期内で完結し、高速処理を実現
することができる。
第1図は本発明によるデータ転送方式を適用することの
できる処理装置の例を示すブロック図、 第2図は第1図における入出力回路の構成を示すブロッ
ク図、 第3図は第2図の回路の動作を示す信号波形図である。 30・・・入出力回路 40・・・データバス 320・・・入力ポート 322・・・出力I−ト 340・・・BSSデコーダ 342・−・BDSデコーダ
できる処理装置の例を示すブロック図、 第2図は第1図における入出力回路の構成を示すブロッ
ク図、 第3図は第2図の回路の動作を示す信号波形図である。 30・・・入出力回路 40・・・データバス 320・・・入力ポート 322・・・出力I−ト 340・・・BSSデコーダ 342・−・BDSデコーダ
Claims (1)
- 【特許請求の範囲】 1 共通伝送路に接続され入力データを一時保持する入
力回路と、該共通伝送路に接続され出力データを一時保
持する出力回路との間におけるデータの転送を制御する
データ転送制御11式において、 クロック信号の1周期に対応して処理装置から供給され
る第1の信号に応動して前記入力回路を付勢し、該入力
回路に保持されているプ゛−タを前記出力回路に転送し
、該処理装置から11、給される第2の信号の1周期の
終了によって該出力回路を付勢して該転送されたデータ
を該出力回路に保持させ、この場合、第2の信すとは、
少なくとも前記クロック信号と同じか、またにこれより
位相の進んだ信号であることを特徴とするデータ転送制
御方式。 2、特許請求の範囲第1項記載の方式において、前記入
力回路および出力回路は複数膜けられ、前記第1の信号
に同期して前記処理装置から供給される入力回路識別信
号および出力回路識別信号によって1つの入力回路およ
び1つの出力回路が選択され、該選択された入力回路お
よび出力回路の間でデータ転送が行なわれることを特徴
とするデータ転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8928382A JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8928382A JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58205234A true JPS58205234A (ja) | 1983-11-30 |
Family
ID=13966378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8928382A Pending JPS58205234A (ja) | 1982-05-26 | 1982-05-26 | デ−タ転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58205234A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61262335A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | シリアル通信装置の複数制御回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5195744A (ja) * | 1975-02-19 | 1976-08-21 | ||
JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
-
1982
- 1982-05-26 JP JP8928382A patent/JPS58205234A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5195744A (ja) * | 1975-02-19 | 1976-08-21 | ||
JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61262335A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | シリアル通信装置の複数制御回路 |
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