JPS58201104A - Data processor - Google Patents
Data processorInfo
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- JPS58201104A JPS58201104A JP8311882A JP8311882A JPS58201104A JP S58201104 A JPS58201104 A JP S58201104A JP 8311882 A JP8311882 A JP 8311882A JP 8311882 A JP8311882 A JP 8311882A JP S58201104 A JPS58201104 A JP S58201104A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
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- General Physics & Mathematics (AREA)
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- Programmable Controllers (AREA)
Abstract
Description
【発明の詳細な説明】 本発明は、データ処理装置に関する。[Detailed description of the invention] The present invention relates to a data processing device.
複数の入出力信号を取扱うデータ処理装置は、入出力信
号の数が大きくなるに従ってその処理量が大きくなり、
且つ処理時間も増大する。従って、データ処理装置の規
模を大きくするとか、入出力信号の数を制限するとかの
やシ方がとられている。In a data processing device that handles multiple input/output signals, the amount of processing increases as the number of input/output signals increases.
Moreover, processing time also increases. Therefore, measures have been taken to increase the scale of the data processing device or to limit the number of input/output signals.
本発明の目的は、入出力信号の数が大きくなっても演算
装置への負担を軽くしてなるデータ処理装置を提供する
ものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that reduces the burden on an arithmetic unit even when the number of input/output signals increases.
本発明の要旨は、入力装置内に入力信号の変化量検出手
段を設け、所定の基準値以上の変化量が検出された時に
は入力装置から演算装置へ演算要求を発生せしめるよう
にした点にある。これによって、演算装置は所定の基準
値以上の変化があつ友時のみ対応する演算を行うことに
なシ、演算装置の負担を軽減できる。以下、図面により
詳述する。The gist of the present invention resides in that an input signal change detection means is provided in the input device, and when a change amount greater than a predetermined reference value is detected, the input device issues a calculation request to the calculation device. . Thereby, the arithmetic device does not have to perform the corresponding calculation only when there is a change greater than a predetermined reference value, and the load on the arithmetic device can be reduced. The details will be explained below with reference to the drawings.
第１図は本発明のデータ処理装置の全体構成を示す図で
ある。入力装置１は複数の入出力信号を走査によって取
込み、必要な比較処理を行う。この比較処理は変化量検
出を行うためである。演算装置２は、入力装置１からの
指示及びデータに基づき所定の演算を行う。出力装置３
は、演算装置２の演算結果を蝦込み被制御対象であるプ
ラント等に出して必要な出力信号を送出し、或いは必要
な制御を行う。FIG. 1 is a diagram showing the overall configuration of a data processing apparatus according to the present invention. The input device 1 takes in a plurality of input/output signals by scanning and performs necessary comparison processing. This comparison process is for detecting the amount of change. The calculation device 2 performs predetermined calculations based on instructions and data from the input device 1. Output device 3
outputs the calculation results of the calculation device 2 to the plant or the like to be controlled, and sends out necessary output signals or performs necessary control.
人力袋［１での変化量検出のための必要な比較処理とは
、過去の取込み値と現在の取込み値との偏差を求めるこ
と、この偏差と偏差評価用の基準値との大小関係を求め
ること、基準値に比べて偏差が小さければ、現在の取込
み値は正常と判断し、偏差が基準値に比べて大きければ
現在の取込み値は何らかの対策を立゛Ｃるべき状態にな
ったと判断する処理を云う。この基準値と偏差との比較
結果に応じて入力装置１は、必要な１６号を演算装置２
に送９、必要な演算処理を行わせる。同、上記現在値と
過去の取込み値との偏差が基準値よりも大きい時には、
過去の取込み値に代って現在の取込み値を現在以降の比
較に際しての過去の取込み値として設定する。また、基
準値は１個でもよいが、２個を設けることが良好である
。この際には、第１の基準値を小さく設定し、第２の基
準値を大きく設定しておき、第１の基準値よりも偏差が
小さくなっている時には現在の取込み値は良好とみなし
、第１の基準値と第２の基準値との間に偏差がある時に
は現在のプラント制御状態に何らかの変更があるものと
し演算装置２にその旨を出力する。The necessary comparison process for detecting the amount of change in manual bag [1] is to find the deviation between the past intake value and the current intake value, and to find the magnitude relationship between this deviation and the reference value for deviation evaluation. In other words, if the deviation is small compared to the reference value, the current intake value is judged to be normal, and if the deviation is large compared to the reference value, it is judged that the current intake value is in a state where some kind of countermeasure should be taken. It refers to processing. According to the comparison result between the standard value and the deviation, the input device 1 sends the necessary No. 16 to the arithmetic device 2.
9 to perform necessary arithmetic processing. Similarly, when the deviation between the current value and the past intake value is larger than the reference value,
Instead of the past intake value, the current intake value is set as the past intake value for subsequent comparisons. Further, although one reference value may be used, it is better to provide two reference values. In this case, the first reference value is set small and the second reference value is set large, and when the deviation is smaller than the first reference value, the current captured value is considered to be good. When there is a deviation between the first reference value and the second reference value, it is assumed that there has been some change in the current plant control state, and a notification to that effect is output to the arithmetic unit 2.
第２の基準値よシも大きい時には、現在のプラント制御
状態に何らかの異常があるものとの判断を下し、演算装
置２にその旨を出力する。When the second reference value is also larger, it is determined that there is some kind of abnormality in the current plant control state, and this fact is output to the arithmetic unit 2.
演算装置２は第１の基準値よシも小さい偏差の時には特
別な演算処理を不用とする。この不用とは、新しく特別
な演算処理を不用とするとの意味であり、その際の演算
装置２による処理が存在していればその処理がそのまま
継続され、何らの処理も行われていなければその処理が
行われていない状態が継続されることを意味する。第１
の基準値と第２の基準値との間に偏差があれば、現在の
プラント制御状態への変更を行うべく必要な演算処理を
行う。第２の基準値よりも大きい偏差の時には、現在の
プラント状態に何らかな異常があったものとの前提のも
とに、異常状態の解明や対策処理を立てている。The arithmetic unit 2 does not require special arithmetic processing when the deviation is smaller than the first reference value. This disuse means that new special calculation processing is not required; if processing by the calculation unit 2 exists at that time, that processing will continue as it is, and if no processing is being performed, that processing will be continued. This means that the state where no processing is being performed continues. 1st
If there is a deviation between the reference value and the second reference value, necessary arithmetic processing is performed to change to the current plant control state. When the deviation is larger than the second reference value, it is assumed that there is some kind of abnormality in the current state of the plant, and the abnormality is clarified and countermeasures are taken.
出力装置３は、演算装置２の出力を受けて被制御対象で
あるプラントに対して所定の信号の送出、及びプラント
の駆動系の制御を行う。The output device 3 receives the output from the arithmetic device 2, sends a predetermined signal to the plant to be controlled, and controls the drive system of the plant.
第２図は入力装置１の内部構成の実施例を示す。FIG. 2 shows an example of the internal configuration of the input device 1. As shown in FIG.
この入力装置１は、アナログ走査回路１０１、サンプル
・ホールド回路１０２、ＡＤ変換器１０３、レジスタ１
０４，１０５、記憶回路１０６、比較回路１０７、タイ
ミング制御回路１０８、アンドゲート１０９よ構成る。This input device 1 includes an analog scanning circuit 101, a sample/hold circuit 102, an AD converter 103, and a register 1.
04, 105, a memory circuit 106, a comparison circuit 107, a timing control circuit 108, and an AND gate 109.
タイミング制御回路１０８は、複数の入力信号の走査順
位（アドレス）Ｓ、の指定及び各種のタイミング信号を
発生する。The timing control circuit 108 specifies the scanning order (address) S of a plurality of input signals and generates various timing signals.
アナログ走査回路１０１はプラントからの複数の入力信
号Ａ、 、 Ａ、 、・・・・・・１１を走査によって
１個毎に取込む。この走査順位は、タイミング制御回路
１０８の走査アドレスＳ、によって決まる。The analog scanning circuit 101 takes in a plurality of input signals A, , A, . . . 11 from the plant one by one by scanning. This scanning order is determined by the scanning address S of the timing control circuit 108.
サンプル・ホールド回路１０２はサンプル信号Ｓｈのタ
イミングで入力Ａ＋をサンプルし、ホールドする。ＡＤ
変換器１０３は、ホールドした値ＡｔをＡＤ変換する。The sample and hold circuit 102 samples and holds the input A+ at the timing of the sample signal Sh. A.D.
The converter 103 performs AD conversion on the held value At.
ＡＤ変換のタイミングはタイミング信号Ｓ、による。The timing of AD conversion is based on a timing signal S.
レジスタ１０４は、ＡＤ変換器１０３の出力を一時的に
格納する。比較回路１０７は、レジスタ１０４に格納さ
れてなる現在値とレジスタ１０５に格納されてなる過去
の取込み値との比較を行う。Register 104 temporarily stores the output of AD converter 103. The comparison circuit 107 compares the current value stored in the register 104 and the past fetched value stored in the register 105.
レジスタ１０５内の過去の取込み値とは、記憶回路１０
６内に格納されてなる過去の取込み値であシ、この過去
の取込み値Ｓｍｌとしてレジスタ１０５に送られている
。The past captured values in the register 105 are the values stored in the memory circuit 10.
The past captured value stored in Sml is sent to the register 105 as the past captured value Sml.
記憶回路１０６は、ｎ個の入力信号それぞれについて過
去の取込み値を持つ。即ちｎ個の過去の取込み値を格納
する。格納されてなる過去の取込み値は、サンプルによ
って取込んだ現在値とそれまでの過去の取込み値との偏
差が所定値以上の時には現在値をもって新しい過去の値
として更新（格納）し、偏差が所定値以下の時には、そ
れまでの過去の値を更新せずに引き続き過去の値として
使用する。この格納してなる過去の値は、入力信号のサ
ンプル毎にアドレス信号Ｓ、によって指示を受は読出さ
れレジスタ１０５に比較用として送られ、一時的に格納
する。従って、レジスタ１０５と１０４のそれぞれのデ
ータは、入力信号の順位Ｓ、に対応した値である。The storage circuit 106 has past acquired values for each of the n input signals. That is, n past captured values are stored. The stored past values are updated (stored) with the current value as a new past value when the deviation between the current value acquired by the sample and the past value acquired up to that point is greater than a predetermined value, and the deviation is When the value is less than the predetermined value, the past value up to that point is not updated and continues to be used as the past value. This stored past value is read out in accordance with the address signal S for each sample of the input signal, sent to the register 105 for comparison, and temporarily stored. Therefore, each data in registers 105 and 104 has a value corresponding to the order S of the input signal.
比較回路１０７は各入力信号毎にレジスタ１０４の現在
値とレジスタ１０５の過去の取込み値との比較を行う。The comparison circuit 107 compares the current value of the register 104 and the past fetched value of the register 105 for each input signal.
比較の結果、所定値以下の偏差の時には記憶回路１０６
の各入力信号対応の格納値の更新は行わず、所定値以上
の偏差の時には、記憶回路１０６の各人力信号対応の格
納値の更新を行う。この更新では、その時の入力信号の
現在値を新しく格納する。この格納した現在値が新しい
過去の取込み値となる。As a result of the comparison, if the deviation is less than a predetermined value, the memory circuit 106
The stored value corresponding to each input signal is not updated, but when the deviation is greater than a predetermined value, the stored value corresponding to each human input signal in the storage circuit 106 is updated. In this update, the current value of the input signal at that time is newly stored. This stored current value becomes the new past fetched value.
四に、比較回路１０７は、偏差が所定値よりも大きい時
には、信号Ｓ。によってアンドゲート１０９を介して記
憶回路１０６をアクセスし、新しく更新した入力＜＝号
を演算装置３に送出すると共に、データ処理要求を演！
、装置３に送る。但し、この入力信号は、送出された後
も記憶回路１０６内に残され、以後の比較用の過去の取
込み値として利用される。偏差が所定値よシも小さい時
には、演算装置３にデータ処理要求は送らない。勿論、
データ処理要求不要を意味する信号を送ってもよい。同
、上記所定値とは、前述の如く第１．第２の基準値を設
定した時には、小さい値である第１の基準値でよい。更
に、第１．第２の２つの基準値であってもよい。Fourth, the comparison circuit 107 outputs a signal S when the deviation is larger than a predetermined value. accesses the memory circuit 106 via the AND gate 109, sends the newly updated input <= sign to the arithmetic unit 3, and executes the data processing request!
, to device 3. However, even after being sent out, this input signal remains in the storage circuit 106 and is used as a past captured value for future comparison. When the deviation is smaller than the predetermined value, no data processing request is sent to the arithmetic unit 3. Of course,
A signal indicating that no data processing request is required may be sent. Similarly, the above-mentioned predetermined value refers to the first value as described above. When setting the second reference value, the first reference value, which is a small value, may be used. Furthermore, the first. It may be the second two reference values.
第３図は、タイミング制御回路１０８のタイミング信号
のタイムチャートラ示す。図で、ｉ、 ｉ＋１は、入
力信号の順位を示し、１番目、ｌ＋１番目の入力信号Ａ
ｓ 、 Ａｔ＋’１を取込む様子を示している。その他
のタイミング信号は第２図の動作の中で説明している〜
故、省略する。FIG. 3 shows a time chart of the timing signal of the timing control circuit 108. In the figure, i and i+1 indicate the order of input signals, and the 1st, l+1st input signal A
It shows how s and At+'1 are taken in. Other timing signals are explained in the operation in Figure 2.
Therefore, it is omitted.
第４図は比較回路１０７の内部構成を示す図である。比
較回路１０７は、減算回路１０７１、記憶回路１０７２
．１７０２、絶対値比較回路１７０４゜１７０５、レジ
スタ１７０６よ構成る。FIG. 4 is a diagram showing the internal configuration of comparison circuit 107. The comparison circuit 107 includes a subtraction circuit 1071 and a storage circuit 1072.
．． 1702, absolute value comparison circuits 1704, 1705, and a register 1706.
減算回路１０７１は、Ｖラスタ１０４の出力である現在
ｉＳ Ｉとレジスタ１０５の過去の取込み値Ｓ、、、Ｉ
との偏差Δ８ｔを求める。ここで、ｉは１番目の入力信
号であることを意味する。The subtraction circuit 1071 calculates the current iS I, which is the output of the V raster 104, and the past captured values S, ..., I of the register 105.
Find the deviation Δ8t from Here, i means the first input signal.
記憶回路１０７２は第１の基準値Δ１１を格納している
。この第１の基準値Δｉ、は入力信号Ａ１． Ａ。The storage circuit 1072 stores the first reference value Δ11. This first reference value Δi is the input signal A1. A.
・・・・・・Ｈｌの各入力毎に設定されている。記憶回
路１７０３は第２の基準Δｉ、を格納している。この第
２の基準値Δｉ、も、Δ１．同様に、各入力信号対応と
なっている。記憶回路１０７２．１７０３の読出しアク
セスは、アドレスＳ１によって行う。...It is set for each input of Hl. The memory circuit 1703 stores the second reference Δi. This second reference value Δi is also Δ1. Similarly, it corresponds to each input signal. Read access to the memory circuits 1072 and 1703 is performed using address S1.
絶対値比較回路１７０４．１７０５は、そ−れぞれ、Δ
Ｓ＋とΔ’Ｉ ＋ ΔＳｔとΔ鳴との絶対値による比較
を行う。この入力と出力Ｓ、とＳｏとの論、理関係を第
５図に示す。即ち、ＩΔＳ、１くΔ１゜の時にはＳ、＝
Ｏ，Ｓ、＝Ｏであシ、Δｉ、≦１ΔＳｔｌくΔｉｔの時
には８． ＝１ 、 Ｓ、、＝Ｑであり、Δ！。The absolute value comparison circuits 1704 and 1705 each have Δ
A comparison is made using the absolute values of S+, Δ'I + ΔSt, and Δsound. The logical relationship between this input, output S, and So is shown in FIG. That is, when IΔS, 1 and Δ1°, S, =
8. When O, S, = O, Δi, ≦1ΔStl and Δit. =1, S, , =Q, and Δ! .
≦１ΔＳ１の時にはＳ、−１，８１１−１の関係となる
。When ≦1ΔS1, the relationship S is -1,811-1.
（９）
レジスタ１７０６は、タイミング信号Ｓつにより信号Ｓ
、、Ｓ、及びアドレス信号Ｓ、を取込む。(9) The register 1706 receives the signal S by the timing signal S.
, ,S, and the address signal S.
これらの信号は一時的にラッチされ、然る後、演算装置
２にデータ処理要求として送られる。更に、１Δ８＋ｌ
≧Δ１１ の時には、記憶回路１０６をアクセスし、現
在値を新しい過去の値として格納し、且つこの格納を維
持したままで演算装置３にデータとして送出される。These signals are temporarily latched and then sent to the arithmetic unit 2 as a data processing request. Furthermore, 1Δ8+l
When ≧Δ11, the memory circuit 106 is accessed, the current value is stored as a new past value, and the stored value is sent to the arithmetic unit 3 as data.
演算装置２は、比較回路１０７の出力を取込みその内容
に応じた処理を行う。The arithmetic unit 2 receives the output of the comparison circuit 107 and performs processing according to its contents.
（１） Ｓ、＝０．Ｓ、＝Ｏの時には、入力信号は許
容精度内なので、特別な演算処理は不要となる。(1) S, = 0. When S,=O, the input signal is within the permissible accuracy, so no special arithmetic processing is required.
（２） Ｓ、＝１．Ｓ、＝Ｏの時には、偏差は正常値
内であるが、精度上データ処理が必要なので、その処理
を行う。 ・
（３） Ｓｇ＝１，５ｓ−７１の時には、偏、差値゛
が異常に大きいので、警報処゛理が必要であシ、演算装
置２は必要な警報処理を行う。(2) S,=1. When S,=O, the deviation is within normal values, but data processing is required for accuracy, so that processing is performed. (3) When Sg=1.5s-71, the deviation value and the difference value are abnormally large, so alarm processing is necessary, and the arithmetic unit 2 performs the necessary alarm processing.
以上の（１）、 （２）、 （ａ）によれば、演算装置
は、（１）である限り特別な演算処理が不用である。こ
のこと（１０）
は、現在の時点で演算装置２が演算を行っている場合に
はその演算内容は目的通りであり出力装置からの指示も
目的通りであることを意味する。現在の時点で演算を行
っていなければ、この演算を行っていない状態をその指
示があるまで継続してよいことを意味する。（２）の時
には、現在の演算内容に一定の変更を行い、出力装置３
からの出力信号を変更させて、（１）になるような修正
を行う。（３）の時には、特別な１１＠処理を行う。こ
の警報処理では、他の系の入力信号を取込みモニタする
とか、警報表示処理を行うとかの処理となる。この他に
も、プラントの規模や内容に応じた警報処理が行われる
。According to (1), (2), and (a) above, the arithmetic device does not require any special arithmetic processing as long as (1) is satisfied. This (10) means that when the arithmetic device 2 is performing a calculation at the current time, the content of the calculation is as intended and the instructions from the output device are also as intended. If no calculation is being performed at the current point in time, this means that the state in which no calculation is being performed may continue until an instruction is given. At the time of (2), certain changes are made to the current calculation contents, and the output device 3
By changing the output signal from the At the time of (3), special 11@ processing is performed. This alarm processing involves taking in and monitoring input signals from other systems and performing alarm display processing. In addition to this, alarm processing is performed depending on the scale and content of the plant.
以上の実施例によれば、入力信号に大きな変化がなけれ
ば何ら特別な演算処理金する必要がないため、この分だ
け演算装置での負担は軽くなり、より多い入力点数、及
び演算速度の同上がはかれる。また、入力信号に大きな
変化があってもその大きさに応じて演算処理を行うこと
になるため、柔軟性のあるシステムを提供できた。According to the above embodiment, if there is no large change in the input signal, there is no need to perform any special calculation processing, so the burden on the calculation device is reduced by that much, and the number of input points and calculation speed are increased. is measured. Furthermore, even if there is a large change in the input signal, arithmetic processing is performed according to the magnitude of the change, making it possible to provide a flexible system.
（１１）
以上の実施例の他に、基準値を２個以上に設定すること
も可能である。また、演算装置２が比較回路１０７を自
発的に走査し、記憶回路１０６をの
処理を行う際に、演算袋＠し負担を少なくすることがで
きた。(11) In addition to the above embodiments, it is also possible to set two or more reference values. Further, when the arithmetic device 2 spontaneously scans the comparator circuit 107 and processes the memory circuit 106, it is possible to reduce the burden of arithmetic operations.
第１図は本発明の全体構成図、第２図は入力装置の実施
例図、第３図はタイムチャート、第４図は比較回路の実
施例図、第５図はその論理説明図である。
（１２）
％ １ 図
第 ２図
第３ 図
寮４−図Fig. 1 is an overall configuration diagram of the present invention, Fig. 2 is an embodiment of the input device, Fig. 3 is a time chart, Fig. 4 is an embodiment of the comparison circuit, and Fig. 5 is a logic explanation diagram thereof. . (12) % 1 Figure 2 Figure 3 Figure Dormitory 4-Figure
Claims (1)
化量を検出し、変化量基準値よシ大なる時に演算要求を
発生し及びその時の入力信号の送出を行う入力装置と、
該入力装置からの演算要求時に送出されてくる入力信号
をもとに演算処理を行う演算装置と、該演算装置の演算
処理結果を受けて被制御対象に出力信号を発生する出力
装置とより成るデータ処理装置。 ２、上記入力装置での変化量基準値は、第１の変化量基
準値と、該第１の変化量基準値よシも大きな第２の変化
量基準値とより成ると共に、上記入力装置は、入力信号
が第１の変化量基準値、よりも大きく且つ第２の変化量
基準値よりも小さい時に第１の演算要求を発生し、入力
信号が第２の変化量基準値よりも大きい時に第２の演算
要求を出力する構成とし、上記演算装置は第１の演算要
求と第２の演算要求とで異なる演算処理を行う構成とす
る特許請求の範囲第１項記載のデータ処理装置。[Claims] 1. Takes an input signal from a controlled object, detects the amount of change in the human signal, generates a calculation request when the amount of change is greater than a reference value, and sends the input signal at that time. an input device;
Consisting of an arithmetic device that performs arithmetic processing based on an input signal sent at the time of a calculation request from the input device, and an output device that generates an output signal to a controlled object in response to the arithmetic processing result of the arithmetic device. Data processing equipment. 2. The change amount reference value in the input device is composed of a first change amount reference value and a second change amount reference value that is larger than the first change amount reference value, and the input device , generates the first calculation request when the input signal is larger than the first change amount reference value and smaller than the second change amount reference value, and when the input signal is larger than the second change amount reference value. 2. The data processing device according to claim 1, wherein the data processing device is configured to output a second calculation request, and the calculation device is configured to perform different calculation processes for the first calculation request and the second calculation request.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8311882A JPS58201104A (en) | 1982-05-19 | 1982-05-19 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8311882A JPS58201104A (en) | 1982-05-19 | 1982-05-19 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201104A true JPS58201104A (en) | 1983-11-22 |
Family
ID=13793282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8311882A Pending JPS58201104A (en) | 1982-05-19 | 1982-05-19 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201104A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016208440A1 (en) * | 2015-06-26 | 2016-12-29 | 株式会社デンソー | Output correction device for sensor |
-
1982
- 1982-05-19 JP JP8311882A patent/JPS58201104A/en active Pending
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| US10767994B2 (en) | 2015-06-26 | 2020-09-08 | Denso Corporation | Sensor output correction apparatus |
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