JPH0476150B2 - - Google Patents
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- JPH0476150B2 JPH0476150B2 JP60217073A JP21707385A JPH0476150B2 JP H0476150 B2 JPH0476150 B2 JP H0476150B2 JP 60217073 A JP60217073 A JP 60217073A JP 21707385 A JP21707385 A JP 21707385A JP H0476150 B2 JPH0476150 B2 JP H0476150B2
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- 238000012546 transfer Methods 0.000 claims description 42
- 238000012545 processing Methods 0.000 claims description 25
- 238000004364 calculation method Methods 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 206010016531 fetishism Diseases 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
中央処理装置（CPU）からの指令に従つて、
主記憶装置（MS）と入出力装置（IO0〜I0n）と
の間でデータ転送を制御するチヤネル処理装置
（CH0〜CHn）において、主記憶装置（MS）か
ら入出力装置にデータを転送（MSフエツチ）す
る際、該MSフエツチのデータ転送開始アドレス
から、転送境界（バウンダリ）アドレス迄のデー
タ量を求めて最初のデータ転送を行い、バイトカ
ウントレジスタ（BC）から該データ量を減算し
た後は、バイトカウントレジスタ（BC）の値に
関係なく、主記憶装置（MS）からのデータ転送
単位（例えば、16バイト単位）のデータ数（即
ち、16）をバイトカウントレジスタ（BC）から
減算しながらデータ転送を行い、該バイトカウン
トレジスタ（BC）の値が上記転送単位の数（即
ち、減算値）より小さくなつた時には、該減算結
果の出力を‘0'に変換して、全‘0'検出回路に設
定し、該演算結果が‘0'になつたことを監視する
ことによりデータ転送制御を行うようにしたもの
である。[Detailed Description of the Invention] [Summary] According to instructions from a central processing unit (CPU),
Channel processing units (CH0 to CHn) that control data transfer between the main memory (MS) and input/output devices (IO0 to I0n) transfer data from the main memory (MS) to the input/output devices (MS When performing a fetch, the first data transfer is performed by calculating the amount of data from the data transfer start address of the MS fetch to the transfer boundary address, and after subtracting the amount of data from the byte count register (BC), , while subtracting the number of data (i.e., 16) in a data transfer unit (e.g., 16-byte unit) from the main memory (MS) from the byte count register (BC), regardless of the value of the byte count register (BC). When data is transferred and the value of the byte count register (BC) becomes smaller than the number of transfer units (i.e., the subtraction value), the output of the subtraction result is converted to '0' and all '0' The data transfer control is performed by setting it in the detection circuit and monitoring whether the calculation result becomes '0'.
本発明は中央処理装置（CPU）からの指令に
従つて、主記憶装置（MS）と入出力装置（Ｉ／
Ｏ）との間でのデータ転送を制御するチヤネル処
理装置（CH）に係り、特に、主記憶装置（MS）
からのデータ転送（MS フエツチ）の終了時点
を監視する為の条件を生成する方式に関する。
The present invention operates a main memory (MS) and an input/output device (I/O) according to instructions from a central processing unit (CPU).
Regarding the channel processing unit (CH) that controls data transfer between
This relates to a method for generating conditions for monitoring the end point of data transfer (MS fetch) from
最近の半導体技術の著しい進歩に伴つて、制御
メモリの大容量化と、経済化が図られるようにな
つてきたこと、及び設計の容易化等から、計算機
システムに対するマイクロプログラム制御化が盛
んに行われており、主記憶装置（MS）と入出力
装置（Ｉ／Ｏ）との間でデータ転送を行うチヤネ
ル装置（CH）についても例外ではない。 With recent remarkable progress in semiconductor technology, control memory has become larger in capacity and more economical, and design has become easier, so microprogram control of computer systems has become popular. Channel devices (CH) that transfer data between main storage devices (MS) and input/output devices (I/O) are no exception.
然しながら、該チヤネル処理装置（CH）に、
各種の機能が追加されるようになり、マイクロプ
ログラム容量の増大、及び従来のハートウエア制
御がマイクロプログラム制御になつたことによる
処理の遅れが問題になつてきており、効果的なデ
ータ転送制御方式が待たれるようになつてきた。 However, in the channel processing device (CH),
As various functions have been added, processing delays have become a problem due to an increase in microprogram capacity and the shift from conventional hardware control to microprogram control. has become awaited.
第２図は一般の計算機システムのブロツク図で
ある。
FIG. 2 is a block diagram of a general computer system.
本図において、１は中央処理装置（CPU）、２
は主記憶装置（MS）、３はチヤネル処理装置
（CH0〜CHn）、そして、４は入出力装置（IO0〜
IOn）である。 In this figure, 1 is the central processing unit (CPU), 2 is the central processing unit (CPU),
is the main memory (MS), 3 is the channel processing unit (CH0~CHn), and 4 is the input/output device (IO0~CHn).
IOn).
チヤネル処理装置（CH0〜CHn）３は中央処
理装置（CPU）１からの指令に従つて、主記憶
装置（MS）２と、入出力装置（IO0〜IOn）との
間のデータ転送を制御する。 The channel processing unit (CH0 to CHn) 3 controls data transfer between the main storage device (MS) 2 and the input/output devices (IO0 to IOn) according to instructions from the central processing unit (CPU) 1. .
第３図は上記従来のチヤネル処理装置における
主記憶装置（MS）に対するフエツチに関連する
演算制御部をブロツク図で示した図であり、アド
レスレジスタ（以下、ADRと云う）１１は主記
憶装置（以下、MSと云う）２に対するデータ転
送のアドレスを保持するレジスタ、バイトカウン
トレジスタ（以下、BCと云う）１２は転送すべ
きデータのバイト数を保持するレジスタ、減数レ
ジスタ（LNG）１３は後述する演算器（ALU）
１５に対する加減算値を保持するレジスタ、演算
制御レジスタ（ALUC）１４は演算の種類（例え
ば、ADR１１に対する加減算、BC１２に対する
減算等）を保持するレジスタ、そして、ALU１
５は前述の演算器である。 FIG. 3 is a block diagram showing an arithmetic control unit related to fetching to the main memory (MS) in the conventional channel processing device, and an address register (hereinafter referred to as ADR) 11 is located in the main memory (MS). A byte count register (hereinafter referred to as BC) 12 is a register that holds the address for data transfer to MS) 2, a register that holds the number of bytes of data to be transferred, and a subtraction register (LNG) 13 will be described later. Arithmetic unit (ALU)
The arithmetic control register (ALUC) 14 is a register that holds the addition/subtraction value to ADR15, the arithmetic control register (ALUC) 14 is a register that holds the type of operation (for example, addition/subtraction to ADR11, subtraction to BC12, etc.), and the ALU1
5 is the arithmetic unit mentioned above.
チヤネル処理装置（CH0〜CHn）３は、上記
ADR１１に保持したMSアドレスと、BC１２に
保持されたバイトカウント値をMSアクセス毎
に、演算器（ALU）１５で更新しながらデータ
転送を制御する。 The channel processing device (CH0 to CHn) 3 is as described above.
Data transfer is controlled while updating the MS address held in the ADR 11 and the byte count value held in the BC 12 by an arithmetic unit (ALU) 15 for each MS access.
第４図はMSフエツチの一例を示した図であつ
て、MS２の1004(H)番地から40バイトのデータを、
入出力装置（IO0〜IOn）４にライトする場合を
示している。この例では、MSフエツチは、16バ
イトバウンダリ単位に行うものとしている。 Figure 4 shows an example of MS fetch, in which 40 bytes of data are sent from address 1004 (H) of MS2.
The case of writing to input/output devices (IO0 to IOn) 4 is shown. In this example, MS fetch is performed in units of 16-byte boundaries.
上記、第２図〜第４図によつて、従来のMSフ
エツチにおけるバイトカウント値を更新する制御
方法を説明する。尚、入出力装置との間のデータ
転送、及び、入出力装置から主記憶装置（MS）
へのストア動作は、本発明とは関係しないので、
以後の説明は、全て、主記憶装置（MS）からの
MSフエツチ時のデータ転送に限定して説明す
る。 A control method for updating the byte count value in the conventional MS fetch will be explained with reference to FIGS. 2 to 4 above. In addition, data transfer between input/output devices, and main storage (MS) from input/output devices.
Since the store operation to is not related to this invention,
All explanations below will be based on information from the main memory (MS).
The explanation will be limited to data transfer during MS fetch.
先ず、MS２の1004(H)番地から40バイトのデー
タを入出力装置（IO0〜IOn）４にライトする場
合、前述の16バイトバウンダリ単位にMSフエツ
チをすると、３回のMSフエツチが必要となる。 First, when writing 40 bytes of data from address 1004 (H) of MS2 to input/output device (IO0 to IOn) 4, if the MS fetch is performed in units of 16 byte boundaries as described above, three MS fetches are required. .
１回目のMSフエツチでは1000(H)番地から16バ
イトをフエツチし、1004(H)番地からの12バイトを
入出力装置（IO0〜IOn）４にライトする。この
時、MSアドレスは演算器（ALU）１５で＋12さ
れ、バイトカウント値は−12される。この場合、
該加減算値１２が減数レジスタ（LNG）１３に
置数された後、減算処理では該減数レジスタ
（LNG）１３の内容が否定回路１３０によつて、
１の補数がとられ、演算器（ALU）１５に入力
されるが、加算処理では、その侭演算器（ALU）
１５に入力されることにより上記加減算が行われ
る。 In the first MS fetch, 16 bytes are fetched from address 1000 (H) , and 12 bytes from address 1004 (H) are written to input/output device (IO0 to IOn) 4. At this time, the MS address is incremented by +12 by the arithmetic unit (ALU) 15, and the byte count value is -12. in this case,
After the addition/subtraction value 12 is placed in the subtraction register (LNG) 13, in the subtraction process, the contents of the subtraction register (LNG) 13 are changed by the negation circuit 130,
The one's complement is taken and input to the arithmetic unit (ALU) 15, but in addition processing, the side arithmetic unit (ALU)
15, the above addition and subtraction are performed.
以下、同じようにして、２回目のMSフエツチ
では、1010(H)番地から16バイトをフエツチし、全
バイトを入出力装置（IO0〜IOn）４にライトす
る。この時、MSアドレスは＋16、バイトカウン
ト値は−16される。 Thereafter, in the same manner, in the second MS fetch, 16 bytes are fetched from address 1010 (H) and all bytes are written to the input/output device (IO0 to IOn) 4. At this time, the MS address is +16 and the byte count value is -16.
３回目のMSフエツチでは、1020(H)、番地から
16バイトをフエツチし、該1020(H)番地から12バイ
トを入出力装置（IO0〜IOn）４にライトする。
この時、該バイトカウント値の更新結果は‘0'と
なり、MSフエツチは終了する。 For the third MS fetish, 1020 (H) , from the address
Fetch 16 bytes and write 12 bytes from address 1020 (H) to input/output device (IO0 to IOn) 4.
At this time, the update result of the byte count value becomes '0' and the MS fetch ends.
このように、バイトカウント値の更新結果が‘
0'になつたかどうかによりMSフエツチの終了を
判定している。 In this way, the result of updating the byte count value is '
The end of MS fetch is determined by whether or not the value becomes 0'.
従来方式においては、普通の演算器（ALU）
１５を使用して、上記バイトカウント値を更新し
ていた。 In the conventional method, an ordinary arithmetic unit (ALU)
15 was used to update the above byte count value.
尚、通常のデータ転送では、MSアドレスは減
数レジスタ（LNG）１３の値だけ加算されるが、
バツクワード転送では逆に減算されるように動作
する。 In addition, in normal data transfer, the MS address is added by the value of the subtraction register (LNG) 13,
In backward transfer, it operates as if it were subtracted in the opposite direction.
従つて、従来方式においては、２回目以降の
MSフエツチでバイトカウント値を更新した時、
更新後のバイトカウント値が15以下になつたかど
うかを調べ、３回目のMSフエツチではバイトカ
ウント値が15以下であるので、前述の演算値１５
を使用しないで、該バイトカウント値を‘0'にセ
ツトする必要があつた。
Therefore, in the conventional method, the second and subsequent
When updating the byte count value with MS Fetch,
Check whether the byte count value after the update has become 15 or less, and since the byte count value is 15 or less in the third MS fetish, the above calculated value is 15.
It was necessary to set the byte count value to '0' without using .
又、本例においては、バイトカウント値の初期
値は40バイトであるが、例えば、３バイトである
と、１回のMSフエツチだけで当該データ転送は
終了することになる。従つて、１回のMSフエツ
チで済むか、２回以上のMSフエツチが必要か
は、前述のMSアドレスと、バイトカウント値と
から調べる必要があつた。 Further, in this example, the initial value of the byte count value is 40 bytes, but if it is, for example, 3 bytes, the data transfer will be completed with just one MS fetch. Therefore, it is necessary to check from the above-mentioned MS address and byte count value whether one MS fetch is sufficient or two or more MS fetches are necessary.
これは、従来方式の最後のMSフエツチの処理
が、他のMSフエツチの処理と異なり、必ず、残
りのデータ転送バイト数が、15以下になつている
かどうかを調べる必要がある為であり、従来技術
においては、MSフエツチの都度、複雑な制御を
必要とする問題があつた。 This is because the last MS fetch process in the conventional method is different from other MS fetch processes in that it always needs to check whether the number of remaining data transfer bytes is 15 or less. In terms of technology, there was a problem in that each MS fetch required complicated control.
本発明は従来の欠点に鑑み、簡単なハードウエ
ア制御により、例えば、最後のMSフエツチを検
出する方法を提供することを目的とするものであ
る
〔問題点を解決する為の手段〕
第１図は本発明の一実施例をブロツク図で示し
た図である。 In view of the conventional drawbacks, the present invention aims to provide a method for detecting, for example, the last MS fetch by simple hardware control. [Means for solving the problem] Fig. 1 1 is a block diagram showing an embodiment of the present invention. FIG.
本発明においては、演算器（ALU）１５で減
算した時、減算値の方が大きい場合に、演算結果
を‘0'に変換する手段１７と、該演算結果が‘0'
になつたことを検出する手段１８とを、当該演算
器（ALU）１５に設けるように構成する。 In the present invention, when subtraction is performed by the arithmetic unit (ALU) 15, if the subtracted value is larger, a means 17 for converting the operation result to '0', and a means 17 for converting the operation result to '0' are provided.
The arithmetic unit (ALU) 15 is configured to include means 18 for detecting the change in the number of pixels.
即ち、１回目のMSフエツチでは、MSアドレ
スの初期値から16バイトバウンダリ迄のバイト数
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算し、第２回目以降のMSフエツチで
バイトカウント値を更新する場合は、１回のMS
フエツチのデータ転送バイト数、例えば、16を減
算し続け、該バイトカウントレジスタ（BC）１
２の値が、該データ転送バイト数より小さくなつ
たことを検出した時点で、演算結果を‘0'に変換
して、全‘0'検出回路に設定し、該全‘0'検出回
路の出力値が‘0'になつたかどうかを調べれば良
いようにする。 That is, in the first MS fetch, the number of bytes from the initial value of the MS address to the 16-byte boundary is calculated by a simple operation {for example, (28:31) + 1}.
and store the value in the byte count register (BC).
When subtracting from 12 and updating the byte count value in the second and subsequent MS fetches, one MS
Continue to subtract the number of fetch data transfer bytes, for example 16, and register the byte count register (BC) 1.
When it is detected that the value of 2 has become smaller than the number of data transfer bytes, the operation result is converted to '0' and set in the all '0' detection circuit. All you have to do is check whether the output value has become '0'.
即ち、本発明によれば、中央処理装置（CPU）
からの指令に従つて、主記憶装置（MS）と入出
力装置（IO0〜IOn）との間でデータ転送を制御
するチヤネル処置装置（CH0〜CHn）において、
MSフエツチを行う際の、該データ転送開始アド
レスから、転送境界（バウンダリ）アドレス迄の
データ量を求めて最初のデータ転送を行い、バイ
トカウントレジスタ（BC）から該データ量を減
算した後は、該転送単位（例えば、16バイト単
位）のデータ数（即ち、16）をバイトカウントレ
ジスタ（BC）から減算しながらデータ転送を行
い、該バイトカウントレジスタ（BC）の値が上
記転送単位の数（即ち、減算値）より小さくなつ
た時には、該演算結果を‘0'とし、該演算結果が
‘0'になつたことを監視することにより主記憶装
置（MS）からのフエツチ時のデータ転送制御を
行うようにしたものであるので、該MSフエツチ
時のバイトカウント値の更新処理が簡単になると
共に、高速化できる効果がある。
That is, according to the present invention, a central processing unit (CPU)
In the channel processing devices (CH0 to CHn) that control data transfer between the main memory (MS) and the input/output devices (IO0 to IOn) according to instructions from
When performing an MS fetch, after calculating the amount of data from the data transfer start address to the transfer boundary address, performing the first data transfer, and subtracting the amount of data from the byte count register (BC), Data transfer is performed while subtracting the number of data (i.e., 16) in the transfer unit (for example, 16 bytes) from the byte count register (BC), and the value of the byte count register (BC) becomes the number of transfer units (i.e., 16). In other words, when the calculation result becomes smaller than the subtraction value), the calculation result is set to '0', and by monitoring that the calculation result becomes '0', data transfer control during fetching from the main memory (MS) is performed. This simplifies the process of updating the byte count value during the MS fetch and has the effect of speeding up the process.
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
もので、演算器（ALU）１５において、バイト
カウントレジスタ（BC）の値より減算値の値が
大きい時、即ち、当該演算器（ALU）１５のバ
イトカウントレジスタ（BC）に対する演算部分
１５０，１５１でボロウ信号Ｂが検出された時、
該演算結果を‘0'とする手段（点線で囲んだ部
分）１７と、該演算結果が‘0'になつたことを検
出する全‘0'検出回路（DEC）１８が本発明を実
施するのに必要な回路である。尚、全図を通し
て、同じ符号は同じ対象物を示しているものとす
る。
Embodiments of the present invention will be described in detail below with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention. When the borrow signal B is detected in the calculation parts 150 and 151 for the byte count register (BC) of ALU) 15,
Means 17 (the part surrounded by the dotted line) for setting the calculation result to '0' and a full '0' detection circuit (DEC) 18 for detecting that the calculation result has become '0' implement the present invention. This is the circuit necessary for Note that the same reference numerals indicate the same objects throughout the figures.
本発明を実施しても、アドレスレジスタ
（ADR）１１に対する演算方法は本発明には関係
しないので、ここでは省略し、MSフエツチ時の
バイトカウントレジスタ（BC）１２に対する演
算方法を中心に、本発明によるバイトカウントレ
ジスタ（BC）制御方式を説明する。 Even if the present invention is implemented, the calculation method for the address register (ADR) 11 is not related to the present invention, so it will be omitted here, and the present invention will focus on the calculation method for the byte count register (BC) 12 during MS fetch. A byte count register (BC) control method according to the invention will be described.
先ず、１回目のMSフエツチでは、MSアドレ
スの初期値から16バイトバウンダリ迄の更新値
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算する。例えば、MSアドレスの初期
値が1004(H)番地であると、バイトカウントレジス
タ（BC）１２の初期値に関係なく、−12を減算値
レジスタ（LNG）１３に設定して減算を行えば
良い。この結果、該1004(H)番地から、16バイトバ
ウンダリ迄のデータ転送が行われる。 First, in the first MS fetch, the updated value from the initial value of the MS address to the 16-byte boundary is calculated using a simple calculation {for example, (28:31) + 1}.
and store the value in the byte count register (BC).
Subtract from 12. For example, if the initial value of the MS address is address 1004 (H) , you can perform subtraction by setting -12 to the subtraction value register (LNG) 13, regardless of the initial value of the byte count register (BC) 12. . As a result, data transfer from address 1004 (H) to the 16-byte boundary is performed.
次に、第２回目以降のMSフエツチで、バイト
カウント値を更新する場合は、１回と転送バイト
数が本例では16バイトであるので、演算制御部レ
ジスタ（ALUC）１４からの制御線ａにより16(H)
が演算器（ALU）１５に入力されるように制御
することにより、データ転送毎に、バイトカウン
トレジスタ（BC）１２から16を減算することが
できる。 Next, when updating the byte count value in the second and subsequent MS fetches, since the number of bytes transferred is 16 bytes in this example, the control line a from the arithmetic control unit register (ALUC) 14 is by 16 (H)
16 can be subtracted from the byte count register (BC) 12 every time data is transferred by controlling the input so that 16 is input to the arithmetic unit (ALU) 15.
この減算で減算値の方が大きい場合には、減算
器１５１からボロウ信号（Ｂ）が出力されるの
で、該信号（Ｂ）を演算制御レジスタ（ALUC）
１４をデコードした信号線ｂによつてナンド回路
１６１で検出し、その出力信号で該演算器
（ALU）１５０，１５１の出力を制御することに
より、該演算結果を強制的に‘0'とすることがで
きる。 If the subtracted value is larger in this subtraction, a borrow signal (B) is output from the subtracter 151, so the signal (B) is sent to the arithmetic control register (ALUC).
14 is detected by the NAND circuit 161 using the decoded signal line b, and the output signal is used to control the outputs of the arithmetic units (ALU) 150 and 151, thereby forcing the arithmetic result to be '0'. be able to.
この演算結果を、全‘0'検出回路１８で検出す
ることにより、当該データ転送での最終MSフエ
ツチを検知することができる。 By detecting this calculation result with the all '0' detection circuit 18, it is possible to detect the final MS fetch in the data transfer.
このように、本発明におけるバイトカウントレ
ジスタ（BC）１２に対する減算処理は、第１回
目のMSフエツチのみ、バウンダリアドレス迄の
減算を行い、以降のMSフエツチにおいては、デ
ータ転送単位のバイト数、例えば、16を減算する
だけで、最終のMSフエツチを認識することがで
きるようにした所に特徴がある。 As described above, in the subtraction process for the byte count register (BC) 12 in the present invention, only the first MS fetch is performed to subtract up to the boundary address, and in subsequent MS fetches, the number of bytes in the data transfer unit is calculated, e.g. The feature is that the final MS fetch can be recognized simply by subtracting , 16.
以上、詳細に説明したように、本発明のチヤネ
ル処理装置は、中央処置装置（CPU）からの指
令に従つて、主記憶装置（MS）と入出力装置
（IO0〜IOn）との間でデータ転送を制御するチヤ
ネル処理装置（CH0〜CHn）において、データ
転送開始アドレスから、転送境界（バウンダリ）
アドレス迄のデータ量を求めて最初のデータ転送
を行い、バイトカウントレジスタ（BC）から該
データ量を減算した後は、該転送単位（例えば、
16バイト単位）のデータ数（即ち、16）をバイト
カウントレジスタ（BC）から減算しながらデー
タ転送を行い、該バイトカウントレジスタ（BC）
の値が上記転送単位の数（即ち、減算値）より小
さくなつた時には、該演算結果を‘0'に変換し
て、全‘0'検出回路に設定し、該全‘0'検出回路
の出力値が‘0'になつたかどうかを監視すること
により、最終のMSフエツチを認識するようにし
たものであるので、該MSフエツチ時のバイトカ
ウント値の更新処理が簡単になると共に、高速化
できる効果がある。
As described above in detail, the channel processing device of the present invention exchanges data between the main storage device (MS) and the input/output devices (IO0 to IOn) according to instructions from the central processing unit (CPU). In the channel processing device (CH0 to CHn) that controls the transfer, from the data transfer start address to the transfer boundary (boundary)
After calculating the amount of data up to the address and performing the first data transfer, and subtracting the amount of data from the byte count register (BC), the transfer unit (for example,
Data transfer is performed while subtracting the number of data (in units of 16 bytes) (i.e. 16) from the byte count register (BC), and the byte count register (BC) is
When the value of becomes smaller than the number of transfer units (i.e., the subtraction value), the calculation result is converted to '0' and set in the all '0' detection circuit, and the all '0' detection circuit is The final MS fetch is recognized by monitoring whether the output value becomes '0', which simplifies and speeds up the process of updating the byte count value at the time of the MS fetch. There is an effect that can be done.
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は一般の計算機システムのブロツク
図、第３図は従来のチヤネル処理装置における演
算制御部をブロツク図で示した図、第４図はMS
フエツチの一例を示した図、である。
図面において、１は中央処理装置（CPU）、２
は主記憶装置（MS）、１１はアドレスレジスタ
（ADR）、１２はバイトカウントレジスタ（BC）、
１３は減数レジスタ（LNG）、１４は演算制御レ
ジスタ（ALUC）、１５は演算器（ALU）、１７
は演算結果を‘0'にする手段、１８は全‘0'検出
回路、３はチヤネル処理装置（CH0〜CHn）、４
は入出力装置（IO0〜IOn）、ａ，ｂ，Ｂは制御信
号、をそれぞれ示す。
Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a block diagram of a general computer system, and Fig. 3 is a block diagram of an arithmetic control section in a conventional channel processing device. , Figure 4 is MS
It is a figure showing an example of fetish. In the drawing, 1 is the central processing unit (CPU), 2
is the main memory (MS), 11 is the address register (ADR), 12 is the byte count register (BC),
13 is the subtraction register (LNG), 14 is the arithmetic control register (ALUC), 15 is the arithmetic unit (ALU), 17
18 is a means for setting the calculation result to '0'; 18 is an all '0' detection circuit; 3 is a channel processing device (CH0 to CHn); 4
indicates input/output devices (IO0 to IOn), and a, b, and B indicate control signals, respectively.
Claims (1)
て、主記憶装置（MS）２と入出力装置（IO0〜
I0n）４との間でデータ転送を制御するチヤネル
処理装置（CH0〜CHn）３であつて、 被減算値から減算値を減算する機能を有する演
算器（ALU）１５と、 該演算器（ALU）１５において減算した時に、
減算値の方が大きい場合に演算結果を‘0'に置き
替える第１の手段１７と、 該演算結果が‘0'に置き替えられたことを検出
する第２の手段（DEC）１８とを設け、 上記主記憶装置（MS）２からフエツチするデ
ータのバイト数を示すバイトカウントレジスタ
（BC）１２の値を更新するとき、上記演算器
（ALU）１５に設けられている上記第１の手段１
７を有効にし、 上記主記憶装置（MS）２からのデータのフエ
ツチで、２回目以降のフエツチ時には、該主記憶
装置（MS）２からのデータ転送単位のバイト数
を、該バイトカウントレジスタ（BC）１２から
減算し、 該減算結果が全“０”になつたことを、上記第
２の手段（DEC）１８で監視することにより、
該主記憶装置（MS）２からの最終フエツチを認
識することを特徴とするチヤネル処理装置。[Claims] 1. According to instructions from the central processing unit (CPU) 1, the main memory (MS) 2 and input/output devices (IO0 to
A channel processing device (CH0 to CHn) 3 that controls data transfer between the I0n) 4 and the arithmetic unit (ALU) 15, which has a function of subtracting a subtracted value from a subtracted value; ) When subtracted in 15,
A first means 17 for replacing the calculation result with '0' when the subtraction value is larger, and a second means (DEC) 18 for detecting that the calculation result has been replaced with '0'. and the first means provided in the arithmetic unit (ALU) 15 when updating the value of the byte count register (BC) 12 indicating the number of bytes of data to be fetched from the main memory (MS) 2. 1
7 is enabled, and when fetching data from the main memory (MS) 2, the number of bytes in the unit of data transfer from the main memory (MS) 2 is stored in the byte count register ( BC) by subtracting from 12 and monitoring by the second means (DEC) 18 that the result of the subtraction has become all "0",
A channel processing device characterized in that it recognizes a final fetch from the main memory (MS) 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707385A JPS6275861A (en) | 1985-09-30 | 1985-09-30 | Channel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707385A JPS6275861A (en) | 1985-09-30 | 1985-09-30 | Channel processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275861A JPS6275861A (en) | 1987-04-07 |
| JPH0476150B2 true JPH0476150B2 (en) | 1992-12-02 |
Family
ID=16698407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707385A Granted JPS6275861A (en) | 1985-09-30 | 1985-09-30 | Channel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275861A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116061A (en) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | Input/output processing system |
-
1985
- 1985-09-30 JP JP21707385A patent/JPS6275861A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116061A (en) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | Input/output processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275861A (en) | 1987-04-07 |
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