JPS58200321A - Bus interface circuit - Google Patents
Bus interface circuitInfo
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- JPS58200321A JPS58200321A JP8340482A JP8340482A JPS58200321A JP S58200321 A JPS58200321 A JP S58200321A JP 8340482 A JP8340482 A JP 8340482A JP 8340482 A JP8340482 A JP 8340482A JP S58200321 A JPS58200321 A JP S58200321A
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- bus
- interface circuit
- transfer gate
- gate
- gates
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Small-Scale Networks (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は高速なバス系を実現するバスインターフェイス
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a bus interface circuit that realizes a high-speed bus system.
従来、ディジタル集積回路等のノ(スラインは、未使用
時にはハイインピーダンス状態に置かれ、・・イレニー
、又は・−レベルもしくは中間電位に固定する回路が付
加されていた。Conventionally, the line of a digital integrated circuit, etc., was placed in a high impedance state when not in use, and a circuit was added to fix it at an .
2ページ
一方、バスを分割した場合のインターフェイス回路とし
ては双方向バスドライバを用い、2個の3ステイトバツ
フアを切換えてバスの接続及びデータの転送方向制御を
行なっていた。On the other hand, when the bus is divided, a bidirectional bus driver is used as an interface circuit, and two 3-state buffers are switched to connect the bus and control the data transfer direction.
本発明は、バス電位の固定する回路とインターフェイス
回路の両機能を備えるインターフェイス回路を実現せん
とするもので、こかも素子数が少なく、しかも高速動作
可能なインターフェイス回路とを提供するものである。The present invention aims to realize an interface circuit that has both the functions of a bus potential fixing circuit and an interface circuit, and also provides an interface circuit that has a small number of elements and can operate at high speed.
以下本発明によるインターフェイス回路の一実施例を図
面に基づき説明する。An embodiment of an interface circuit according to the present invention will be described below with reference to the drawings.
第1図は本発明に孫子インターフェイス回路を含むディ
ジタル集積回路のブロック図を示したものであシ、その
動作タイミング図を第2図に示す。FIG. 1 shows a block diagram of a digital integrated circuit including a Sun-Tzu interface circuit according to the present invention, and FIG. 2 shows its operation timing diagram.
第1図に示す様にバス1及びバス2hインターフ較べて
より大きな負荷(多数のレジスタ、メモリ。As shown in Figure 1, the bus 1 and bus 2h interfaces have a larger load (many registers, memory).
浮遊容量)を接続しているとする。インターフェランジ
メタ4,5及′びNチャネルトランジスタ6゜3ページ
7が直列に接続されている。バス2はトランジスタ5,
6のゲートに接続され、バス1はCMOSインバータの
出力に接続され、バス1とバス2はN ゛チャネルト
ランスファゲート8を介して接続されている。トランス
ファゲート8及びトランジスタ4.7のゲートはORゲ
ート9,1oの出力に接続され、2つのORゲー)9.
10にはクロックφの反転移相φが入力されている。Assume that a stray capacitance) is connected. Interference transistors 4, 5' and N-channel transistors 6.3 and 7 are connected in series. Bus 2 is transistor 5,
Bus 1 is connected to the output of the CMOS inverter, and Bus 1 and Bus 2 are connected through an N channel transfer gate 8. The gates of the transfer gate 8 and the transistor 4.7 are connected to the outputs of the OR gates 9, 1o (two OR gates)9.
A countertransition phase φ of the clock φ is inputted to 10.
このディジタル集積回路はり、ロックφに同期して、即
ちφのハイレベルの期間にデータ転送等の処理を行なう
ものとする。そうするとクロックφのローレベルの期間
は1.データ転送は行なわれずパスラインはハイインピ
ーダンス状態に保持される。本実施例の場合は、クロッ
ク7がハイレベルの期間(第2図■の期間)トランスフ
ァゲート8及びトランジスタ4,7をON状態にさせ、
CMOSインバータの入出力が接続され、電源型)□、
1
圧vDDとグランド電位の中間点(通常VDD / 2
の電位)で平衡状態になって固定される。従って、バス
1及びバス2は同時に中間電位まで充放電され、クロッ
クTがハイレベルの期間中電位が保持さ、れる。It is assumed that this digital integrated circuit performs processing such as data transfer in synchronization with lock φ, that is, during the high level period of φ. Then, the low level period of clock φ is 1. Data transfer is not performed and the pass line is held in a high impedance state. In the case of this embodiment, the transfer gate 8 and the transistors 4 and 7 are turned on during the period when the clock 7 is at a high level (period shown in FIG. 2),
The input and output of the CMOS inverter are connected, and the power supply type) □,
1 midpoint between voltage vDD and ground potential (usually VDD/2
It is fixed in equilibrium at a potential of Therefore, bus 1 and bus 2 are simultaneously charged and discharged to an intermediate potential, and the potential is held while the clock T is at a high level.
φがローレベルの期間(第2図I、IIの期間)になる
とバス1,2は保持されていた中間電位より、バスに乗
せられるデータによってvDDもしくはグランドレベル
に充放電される。この様に中間電位より充放電されるた
め、データの0,1に対する応答時間は11ぼ等しくな
る。例えば、電源電圧vDDもしくはグランドレベルに
バスの電位が保持される様な構成にすると電流バスは存
在しないが、バスの電位を電竺電圧に相当する大きさほ
ど充放電する必要があり、それだけ応答速度ぞ遅くなる
欠点を有するが、本実施例の場合はその様な欠点がない
。When φ enters the low level period (periods I and II in FIG. 2), the buses 1 and 2 are charged and discharged from the maintained intermediate potential to VDD or the ground level by the data carried on the buses. Since the battery is charged and discharged from an intermediate potential in this manner, the response times for data 0 and 1 are approximately equal to 11. For example, if the bus potential is held at the power supply voltage vDD or the ground level, there will be no current bus, but the bus potential will need to be charged and discharged to an extent equivalent to the wire voltage, which will increase the response speed. However, this embodiment does not have such a drawback.
次に、バスインタ7エイスとしての作用について説明す
る。バス1にはレジスタ11(アドレスもとする)及び
レジスタ12(アドレスA1とする)が3ステイト具ツ
7ア13〜16を介して接続されている。レジスタの入
力バッファ13は、レジスタ11のアドレス信号もとラ
イト信号W5ページ
とのAND出力17によって制御され、レジスタ11か
らの出力バッファ14はアドレス信号もとリード信号R
とのAND出力18によって制御される。レジスタ12
についても同様にバッファ15及び16は、アドレス信
号A1 とライト及びリード信号とのAND出力19及
び2oによって制御される。一方のバス2には、レジス
タ21((アドレスB。とする)が3ステイトバツフ7
22゜3ステイトインバータ23を介して接続され、ア
ドレス信号B。とライトW及びリード信号RとのAND
出力24及び25によってバス2からのデータ入出力が
制御されている。Next, the function of the bus interface 7 will be explained. A register 11 (assuming an address) and a register 12 (assuming an address A1) are connected to the bus 1 via three-state devices 7A 13-16. The input buffer 13 of the register is controlled by the AND output 17 with the address signal of the register 11 and the write signal W5 page, and the output buffer 14 from the register 11 is controlled by the address signal and the read signal R of the register 11.
and the AND output 18. register 12
Similarly, buffers 15 and 16 are controlled by AND outputs 19 and 2o of address signal A1 and write and read signals. One bus 2 has a register 21 ((address B)) with a 3-state buffer 7.
22° Connected via 3-state inverter 23, address signal B. AND with write W and read signal R
Data input/output from bus 2 is controlled by outputs 24 and 25.
クロック¥がロー(第2図1の期間)の時、インターフ
ェイスβの制御は制御信号26及び27によって行なわ
れる。When clock \ is low (period of FIG. 2), control of interface .beta. is performed by control signals 26 and 27.
期間Iのとき、信号26がハイ、27がローなので、ト
ランスファゲート8は9FF状態になシ、インターフェ
イス3にはCMOSインバータが形成されバス2の信号
を反転増幅して負荷の大きなバス1に送る。その時、第
2図に示す様にAND6ページ
出力25及び17が・・イであればバづ2に接続された
レジスタ21のデータはバス1に接続されたレジスタ1
1に転送される。転送されるデータが1の場合、バス1
の電停変化の様子を第2図に示す様に、中間電位か’:
:vDDまで充電されていくのぞ功かる・
次に、期間■で、信号26.27が共−ローになるので
、トランスファゲート!3蒸びトランジスタ4,7がO
N状態により、バス1の電位はvDDから中間電位まで
放電される。バス2の方はGNDから充電されて中間重
色になる。During period I, the signal 26 is high and the signal 27 is low, so the transfer gate 8 is not in the 9FF state, and a CMOS inverter is formed in the interface 3 to invert and amplify the signal on the bus 2 and send it to the bus 1 with a large load. . At that time, as shown in FIG. 2, if AND6 page outputs 25 and 17 are .
Transferred to 1. If the data to be transferred is 1, bus 1
As shown in Figure 2, the changes in the power outage are shown at the intermediate potential.
: It works as it charges up to vDD.Next, in period ■, signals 26 and 27 both become low, so transfer gate! 3 vaporized transistors 4 and 7 are O
Due to the N state, the potential of bus 1 is discharged from vDD to an intermediate potential. Bus 2 is charged from GND and becomes a medium-heavy color.
期間■で信号26がロー信号27がハイになれば、トラ
ンスファゲート8がON状薦になシ、トランジスタ4,
7はOFF状態になぞので2つのバスは接続される。こ
の時、AND出力20及び24がハイであれば、レジス
タ12のデータ(例えば0)がレジスタ21に転送され
る。2つのバスは共に中間電位よシ放電してGND電位
になる。When the signal 26 becomes low and the signal 27 becomes high during period ■, the transfer gate 8 is turned on, and the transistors 4 and 27 become high.
Since 7 is in the OFF state, the two buses are connected. At this time, if the AND outputs 20 and 24 are high, the data (for example, 0) in the register 12 is transferred to the register 21. The two buses are both discharged from the intermediate potential to the GND potential.
更に信号26.27が共にローで1、クロックTがロー
であれば、2つのバスは完全に分離され、7ベージ
バス1に関してはレジスタ11及び12との間でデータ
転送が可能になる。Furthermore, if the signals 26 and 27 are both low and 1 and the clock T is low, the two buses are completely separated and data transfer between the registers 11 and 12 is possible for the 7-page bus 1.
以上の様に本実施例ではクロックパルスiと制御信号2
6.27の組合せによって2つのバスを分離したシ、バ
スを接続してデータの転送方向を制御できる。又、クロ
ックの半周期でバスの電位を中間電位に保持し、バスの
応答時間を早く出来る。尚、第1図において、28はA
NDゲートである。As described above, in this embodiment, the clock pulse i and the control signal 2
The combination of 6.27 allows two buses to be separated and connected to control the direction of data transfer. In addition, the bus potential is held at an intermediate potential during a half cycle of the clock, thereby speeding up the bus response time. In addition, in Fig. 1, 28 is A
It is an ND gate.
以上の様に、本発明によるバスインターフェイス回路に
よれば、バスの分離・接続が容易にできるのでバスの分
離、システム設計が簡単になる。As described above, according to the bus interface circuit according to the present invention, buses can be easily separated and connected, thereby simplifying bus separation and system design.
しかもバスがハイインピーダンスになる期間を把えて中
間電位に保持するため、バスの応答速度が早くより高速
なデータ転送が可能となる。この様に中間電位保持作用
をインターフェイス回路が兼ねているので、従来の様な
ブナダウン・プルアップ用回路を付加する必要がなく、
素子数がそれだけ少なく済む。従って、本発明によるバ
スインターフェイス回路は、ディジタル集積回路の大規
模・高速化に適応する高速で柔軟なバス系を容易に実現
するものである。Furthermore, since the bus is held at an intermediate potential by determining the period during which the bus becomes high impedance, the response speed of the bus is fast and faster data transfer is possible. In this way, since the interface circuit also serves as the intermediate potential holding function, there is no need to add a Bunadown pull-up circuit like in the past.
The number of elements can be reduced accordingly. Therefore, the bus interface circuit according to the present invention easily realizes a high-speed and flexible bus system that is suitable for increasing the scale and speed of digital integrated circuits.
第1図は本発明の一実施例に於けるディジタル集積回路
のブロック図、第2図はその動作を説明するためのタイ
ミング図である。
1.2・・・・・・バス、3・川・・インターフェイス
、4゜5 、6 、71、−1・、トランジスタ、8・
川・・トランスファゲート、9,10・曲・6Rゲート
、11 、12゜21・・・・・・レジスタ、13 、
14 、15 、16.22・・・・・・3ステイトバ
ツフア、23・・・・・・3ステイトインバータ、17
,18,19,20,24,25・・・・・・AND出
力、26.27・・曲制御信号、28・・・・・・AN
Dゲート。FIG. 1 is a block diagram of a digital integrated circuit in one embodiment of the present invention, and FIG. 2 is a timing diagram for explaining its operation. 1.2...Bus, 3.Interface, 4゜5,6,71,-1.,transistor,8.
River...Transfer gate, 9,10・Song・6R gate, 11, 12゜21...Register, 13,
14, 15, 16.22...3 state buffer, 23...3 state inverter, 17
, 18, 19, 20, 24, 25...AND output, 26.27...music control signal, 28...AN
D gate.
Claims (1)
ジスタと、直列接続された他方導電型の第゛ タと、前
記第2.第 3のMOS )ランジスタのドレイン共通接続点とゲー
ト共通接続点間に接続されたトランスファゲートとを備
え、前記トーンスレアゲート及び前記−1,第。のMo
sトラフ井夕。ゲーiをハック制御することを特徴とす
るバスインターフェイス回路。[Claims] In series connection, one conductivity type first. a second MOS transistor, a transistor of the other conductivity type connected in series, and the second MOS transistor. a third MOS) comprising a transfer gate connected between a drain common connection point and a gate common connection point of the transistor, the tone slave gate and the -1st and -1st MOS transistors; Mo of
s trough Iyu. A bus interface circuit characterized by hack control of game i.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340482A JPS58200321A (en) | 1982-05-17 | 1982-05-17 | Bus interface circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8340482A JPS58200321A (en) | 1982-05-17 | 1982-05-17 | Bus interface circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58200321A true JPS58200321A (en) | 1983-11-21 |
Family
ID=13801484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8340482A Pending JPS58200321A (en) | 1982-05-17 | 1982-05-17 | Bus interface circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58200321A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4613513A (en) * | 1985-03-20 | 1986-09-23 | Nabisco Brands, Inc. | Essential oils treatment to remove harsh notes therefrom |
JPH0385040A (en) * | 1989-08-28 | 1991-04-10 | Fujitsu Ltd | Output circuit |
-
1982
- 1982-05-17 JP JP8340482A patent/JPS58200321A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4613513A (en) * | 1985-03-20 | 1986-09-23 | Nabisco Brands, Inc. | Essential oils treatment to remove harsh notes therefrom |
JPH0385040A (en) * | 1989-08-28 | 1991-04-10 | Fujitsu Ltd | Output circuit |
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