JPS58195335A - Data separating circuit - Google Patents
Data separating circuitInfo
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- JPS58195335A JPS58195335A JP7904082A JP7904082A JPS58195335A JP S58195335 A JPS58195335 A JP S58195335A JP 7904082 A JP7904082 A JP 7904082A JP 7904082 A JP7904082 A JP 7904082A JP S58195335 A JPS58195335 A JP S58195335A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Engineering & Computer Science (AREA)
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- Time-Division Multiplex Systems (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は符号化され時分割混合されたデータを分離する
データ分離回路Ｋｌｌする。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a data separation circuit Kll for separating encoded and time-division mixed data.
征来のデータ分＊回路のブロック図を＃！１図ｅζ、動
作タイミングをタイムチャートとして［２図に示す、１
８１図の回路の目的は、＃Ｍ２図（１）に示すように時
分割混合した形で入力されるデータＡｌ、Ｂｌ、Ａ１、
Ｂｌ、Ａ３、Ｂ ’ ｍａｍｍａｓを、１１２図（２）
に示すように分離して出力することである。まずｔｓ１
図の回路に入力される信号について述べる。端子ｌＯが
データ入力端子である。こζにはＩ８２図ＣＬ磨に示す
ように、Ａ、８２種−０データの各要素が、送ｇＡ＠で
交互に時分ｉ混合されて入力される。端子６には人力デ
ータを２ツテするタイミングを示すクロックＣＡを入力
する。これは１８２図（２）に示すものであり、入力デ
ータと同期している。第１図の端子７はＤ＃Ｉｉ７リツ
ブフロツプ回路（以下ＦＦｌ路と呼ぶ）ｌのリセット儒
１ｔＰｊの入力端子、端子８は出力するデータの同期を
とるクロックＣＣの入力端子である。Seira's data *Circuit block diagram #! Figure 1 eζ, operation timing as a time chart [shown in Figure 2, 1
The purpose of the circuit in Figure 81 is to input data Al, Bl, A1,
Bl, A3, B' mammas, 112 figure (2)
It is to separate and output as shown in . First ts1
The signals input to the circuit shown in the figure will be described. Terminal IO is a data input terminal. As shown in Figure I82 CL, each element of A and 82 type-0 data is inputted to this ζ by being alternately mixed in time and minutes by sending gA@. A clock CA is inputted to the terminal 6, which indicates the timing at which the human input data is doubled. This is shown in Figure 182 (2) and is synchronized with the input data. Terminal 7 in FIG. 1 is the input terminal of the reset circuit 1tPj of the D#Ii7 rib flop circuit (hereinafter referred to as FF1 circuit), and terminal 8 is the input terminal of the clock CC for synchronizing the output data.
一１図と１８２図により、梼１図の回路の動作を説明す
る。Ｉ２図（１）に示すデータを端子１０に人力し、端
子７に輸２図（３）に示すリセット（ＩＩｉｔＰｊを人
力する。８１図のＦＦ回ｉｌｌの出力Ｑ、Ｑは第２−（
４）、（５）に承す通松である。出力Ｑはランチ−路３
に１出力４はラッチ回路２にそれぞれ人力される。The operation of the circuit shown in Figure 1 will be explained with reference to Figures 11 and 182. The data shown in Figure I2 (1) is input to the terminal 10, and the reset (IIitPj) shown in Figure 2 (3) is input to the terminal 7. The outputs Q and Q of the FF circuit ill in Figure 81 are
I agree with 4) and (5). Output Q is launch route 3
1 output 4 is input to the latch circuit 2, respectively.
この出力ＱとＱは負論理のクツチイネーブルノ（ルスで
あり、人力データ扛これらのランチ回路２．３に交互に
フツナされる。ラッチ回路２の出力が＠２−の（６パラ
ンチ回路３の出力が輛２図の（７）にそれぞれ示されて
いる。これらを輻２図（４）に示す出力Ｑの０１吋から
エツジＸ−のワンショットマル、・１・ｔ
チバイプレータ回路１３によって発生したクロック１１
゜
ＣＤＣ第２図の（ａｌ） ） Ｋより；Ｆｌラッチ回路
、４′でラッチすると第２図（９）、輪に示讐逃）の出
力が得られゎ、いヵ、、＋８゜、カンうう。１ｏ〜よ、
、２ツクＣＣを人力し、クロックＣＣによシラツチ１ｇ
１ｗ１４．４′の出力（第２図（９Ｊ１四）をラッチ回
路５．５Ｉで７ノナＪ−ることによって、皐２図斡に示
す出力がＩＩ １１１［）端子１１１１２（（４ラレル
。These outputs Q and Q are negative logic logic outputs, and are input by hand to these launch circuits 2 and 3 alternately. The outputs are shown in (7) of Fig. 2.These are generated by the one-shot multiplier circuit 13 of the output Q from the edge X- of the output Q shown in Fig. 2 (4). clock 11
゜From (al)) K in Fig. 2 of the CDC; Fl latch circuit, when latched at 4', the output shown in Fig. 2 (9) (revenge escape to the ring) is obtained. UU. 1o~yo
, 2 clock CC manually, 1 g of clock CC
By applying the output of 1w14.4' (Fig. 2 (9J14) to the latch circuit 5.5I by 7 nJ-, the output shown in Fig. 2) is obtained from terminal 11112 ((4 larel).
しかしながら、従来の上記回路には次のような欠点があ
った。However, the conventional circuit described above has the following drawbacks.
（１）、第２１１ｉｉ２（６）（＠ １ ｉｌｌのラッ
テ回路２の出力）でボす部分のデータのセットアツプ時
間がクロック属期より短いために、ランチに余裕がなか
った。(1), Since the data set-up time of the part skipped in 211ii2(6) (output of @1 ill's latte circuit 2) was shorter than the clock period, there was no margin for launch.
（２）、クロックＣＤの位相はクロックＣ，とクロック
ＣＤの位相差に依存するために、ａｌｌ整回路が必賛で
あり、−螢も黴、妙であった。(2) Since the phase of the clock CD depends on the phase difference between the clocks C and CD, an all adjustment circuit is required, and the fireflies were also strange.
本発明は従来の技術に内在する上記欠点を除去する為に
なされたものであり、梃って本発明の目的ケよ、ランチ
の入力におけるデータのセットアツプ時間の＃袖が大き
く、且つ位相調整を必要としない仙規なデータ分離回路
を提供することにある。The present invention has been made in order to eliminate the above-mentioned drawbacks inherent in the conventional technology.The purpose of the present invention is to solve the following problems: The purpose of the present invention is to provide a sophisticated data separation circuit that does not require any data separation.
□。□.
本発明の上記目的は、＃Ｉｌのクロック人力及びリセッ
ト人力門持ち複数のラッチ１ＩＳｉｌＩｌ信号を出力・
□■
する回路と、＠紀複数のランチ−御伽皓の中の第１のラ
ッチ制御１人力及び制配４１のクロック λλ力を持
ち人力データをランチする第ｌのラッチ１ｇ１Ｍと、第
２のラッチ制御信号人力及び＾Ｕ記第ｌのクロック人力
を持ち前記第１のランチ回路の出力をフンナｔ、６栖２
のラッチ回路と、ＩＩＮ記靭２゛のラッチ制御１人力及
びｌＩ２のクロック人力を持ちｍ記事２のランチ（２）
路の出力データをラッテしてｌＩ１１の出力端へ出力す
る紬３のラッチ回路と、前＋７＠２のラッチ制御信号人
力及び前記第ｌのクロック人力を持ち人力データをラッ
テする１１１４のラッチ１ｇ１ｗＩと、ＡｔＩ紀ｌｈ２
のラッチ制御信号人力及びＩＩＩ配＃Ｉ２のクロシフ人
力を持ち１１ｔＩ記塾４のラッチ回路の出力をランチし
て嬉２の出力端へ出力するＩ５のランチ回路と（有する
ことを特徴としたデータ分離回路、によって構成される
。The above object of the present invention is to output and output the #Il clock manual and reset manual gate latches 1ISilIl signals.
□■ The first latch control in @ki multiple launch - fairy tale 1 human power and control 41 clock λλ power and human power data launch lth latch 1g1M and second latch The output of the first launch circuit having a control signal and a first clock is input to the output of the first launch circuit.
A latch circuit with a latch circuit of 2, a latch control of IIN 2 and a clock of 12, and a launch of m article 2 (2)
The latch circuit of Tsumugi 3 which latches the output data of the circuit and outputs it to the output terminal of lI11, and the latch 1g1wI of 1114 which has the latch control signal human power of front +7@2 and the human power of the lth clock and latches the human power data. , AtIki lh2
A data separation device characterized in that it has a latch control signal of I5 and a launch circuit of I5 which has a latch control signal of III circuit #I2 and a latch circuit of I5 which launches the output of the latch circuit of 11tI log 4 and outputs it to the output terminal of Raku2. It consists of a circuit.
次に本発明をその良好な一実施例について図面を参照し
て評細に説明する。Next, a preferred embodiment of the present invention will be described in detail with reference to the drawings.
１１３図は本発明の一実施例を示すブロック構成図、第
４図は本発明に係る回路の動作タイムチャートである。FIG. 113 is a block diagram showing an embodiment of the present invention, and FIG. 4 is an operation time chart of the circuit according to the present invention.
４３図において、参照番号２１．２２．２３．２４は入
力端子、１１ 、１２は出力端子である。又２５．２６
．２７．２８．２９はラッテ（ロ）路、３０は例えｔｆ
Ｄ型フリングソロツプにて構成されるフリツプフロツプ
回路（以１１ｉ”ＦＩｇｌ路と呼ぶ）をそれぞれボす。In FIG. 43, reference numbers 21, 22, 23, and 24 are input terminals, and 11 and 12 are output terminals. Also 25.26
．． 27, 28, 29 is Latte (ro) road, 30 is TF
A flip-flop circuit (hereinafter referred to as 11i''FIgl circuit) constituted by a D-type flip-flop is inserted.
まず栴３１１！１３のＦＦ回路ｌめ動作を説明する。端
子２４にはリセットパルスｈが入力され、ここには嬉４
図ｔａ） ＩｔＣ示すよＩうに、−４図（１）に示す人
力データの資本Ｂであることを承す。員ｗ１１埋のリセ
ットパルスＰ１を入力する。 ＦＦ―路１０の出力は図
中にｐＨρ２として示され、これらの出力タイミングを
、出力蛯１は＠ ４１ｍ（４）に、出力ｐ２は第４図（
旬にそれぞれ承す、これらの出力χ１、ｌＢ２は、いず
れも負−理のイネーブルパルスとして＠３−のラッチ１
路２５．２６．２７．２ｇ 、２９にそれぞれ入力され
る。First, the operation of the FF circuit of the 311!13 will be explained. A reset pulse h is input to the terminal 24, and the 4
Figure ta) As shown in ItC, it is accepted that the capital B of the human power data shown in Figure (1) is -4. Input the reset pulse P1 in the first step W11. The output of the FF-path 10 is shown as pHρ2 in the figure, and the output timings of these are shown in Figure 4 (4) for the output 1 and 41m (4) for the output p2.
These outputs χ1 and lB2, which are respectively received at the same time, are both applied to the latch 1 of @3- as negative logic enable pulses.
25, 26, 27.2g and 29, respectively.
次に全体の動作について説明する。Ｓｔａ図の端子２１
はデータ入力端子であり、ここに第４ｂｔＪ（１）に示
す如きデータＡ”％Ｂ”ｓ Ａ麿、Ｂ１、ＡＬ Ｂ３−
ｅ−＊ｅが入力される。−３図で厘畿入カデータをラン
チさせるのは２５と２８のラッチ回路である。ラッチ回
路２５には、靭４図（４）Ｋ示すイネーブルパルス０１
と、（２）に水すクロックパルスＣｉを入力させて（６
）に示す出力を得、フツチ＠路２８には１１１１４１１
１１１の（６）に示すイネーブルパルス＃２ト（、ａ）
に示すクロックパルスＣＡを入力さゼＣ１１１）に示す
出力すを得る。第３図のランチ回路２６ｖ（は、第４図
（２１のクロックパルスＣ，と（５）のイネーブルパル
スψ２によって（６）に示されるランチ回路２５の出力
をラッチさせる。その結果、ランチ回路２６の出力は８
４図（７）に示される如きタイミングとなる。嬶３図の
ランチ回路２７は出力端子１１に、ラッチ回ｗ１２９は
出力端子１２にそれぞれデータを出力する。ランチ回路
ｎと２９は入力端子２３に入力されるクロックパルスＣ
１と、第４図（５）に示すイネーブルパルス劇２によ多
動作する。１１４図（９）に水すクロックパルスＣｊが
９３図の入力端子路に入力されると色、同図中のラッチ
回ｗ１２７と２９の出力４１１１１！１４図叫、（ロ）
に示すタイミングとなる。Next, the overall operation will be explained. Terminal 21 of Sta diagram
is a data input terminal, and data A"%B"s A"%B"s A, B1, AL B3- as shown in the 4th btJ (1) is input here.
e-*e is input. In Figure 3, it is the latch circuits 25 and 28 that launch the input data. The latch circuit 25 has an enable pulse 01 shown in Figure 4 (4)K.
Then, by inputting the water clock pulse Ci to (2), (6
), and the output is 1111411 for footpath@ro28.
Enable pulse #2 (, a) shown in (6) of 111
Input the clock pulse CA shown in C111) to obtain the output shown in C111). The launch circuit 26v in FIG. 3 latches the output of the launch circuit 25 shown in (6) by the clock pulse C in FIG. The output of is 8
The timing is as shown in FIG. 4 (7). The launch circuit 27 in FIG. 3 outputs data to the output terminal 11, and the latch circuit w129 outputs data to the output terminal 12. The launch circuit n and 29 receive the clock pulse C input to the input terminal 23.
1 and the enable pulse action 2 shown in FIG. 4 (5). When the clock pulse Cj shown in Fig. 114 (9) is input to the input terminal path of Fig. 93, the output of the latch circuits w127 and 29 in the same figure is 41111!
The timing is shown in .
上記の如く、輪４図（Ｌｌｊ、ＯＪは本−明による１ｇ
ｌ路の出力データのタイミングを示すが、本発明におｊ
１
いては出力１−夕の変化の周１−が同図（−Ｊ〕に示す
り２ッ、パフ、ユ。、。周期。２４’Ｓあ、。とをゎヨ
しており、！８３図のラッチ回路２７．２９０入力に−
おけるデータのセットアツプ時間を従来の回路よシ大き
くとつＣいる。、即ち、８４図（２）に承すように、人
力データに同期したクロックツ（ルスυと、出力データ
輪及び恨υを同期させるクロックツ（ルスＣＢ（！８４
図（９））の位相差がｄであるとき、前述のラッテの入
力におけるデータセットアンプタイムＳは（９）に示す
クロックパルスＣｊのｊｌＩ１期をＴとすると、５＝２
Ｔ−（ｉとして与えられる。−４図（６）に示すイネー
ブルパルス劇２によ’） 、Ｓ ＞ Ｔとなり゛、従来
の回路においては８＜Ｔであったことに比べ、データセ
ットアンプタイムの余裕が大きくなっている。As above, the ring 4 diagram (Llj, OJ is 1g according to the present invention)
Although the timing of the output data of the l path is shown, the present invention
1, the output 1 - period 1 of the change in the evening - is shown in the same figure (-J), and the period 24'S a... is shown in the figure (-J). Figure latch circuit 27.290 input -
The data set-up time in the circuit is much longer than that of conventional circuits. In other words, as shown in Fig. 84 (2), clocks (Rus υ) synchronized with human data and clocks (Rus CB (!84
When the phase difference in Figure (9)) is d, the data set amplifier time S at the input of the aforementioned ratte is 5=2, where T is the jlI1 period of the clock pulse Cj shown in (9).
T- (given as i.-4 According to enable pulse play 2 shown in Figure (6)), S > T, and compared to 8 < T in the conventional circuit, the data set amplifier time is The leeway is increasing.
本発明の回路においてｄ、１１Ｋ４図（旬に示すクロッ
クパルスＣａについて、その周期Ｔが（２）に示すクロ
ックパルスＣＡと等しいこと及びクロックツくルスの有
効なエツジが、（５）４Ｃ示すイネーブルＩ（ルス１２
の確定胡関にあることを条件とするが、この範囲ｔＣお
いては、第一図（９）に示すクロックツ（ルスＣｊの位
相がどうであるて４１１４図（９７％ （４１）％ ａ
１１１ｃ示すようにこれと同期、ε１．木山力が得られ
る。これはＩａ４１おいて（＆）に示すイネーブルノ（
ルスρ２の有効期 １関円においては、１１Ｋ（７
）、（１）に示すデータが確定し〔いるためである、こ
れが本発明の回路の効果である。In the circuit of the present invention, for the clock pulse Ca shown in Fig. d, 11K4, the period T is equal to the clock pulse CA shown in (2), and the effective edge of the clock pulse is the enable I shown in (5) 4C. (Lus 12
However, in this range tC, depending on the phase of clock pulse Cj shown in Fig. 1 (9), Fig. 4114 (97% (41)% a
111c, synchronized with this, ε1. Riki Kiyama is obtained. This is the enable node (&) shown in Ia41.
Validity period of Ruth ρ2 In 1 Seki circle, 11K (7
), (1) is fixed. This is the effect of the circuit of the present invention.
本発明のめ用として、３槽以上の時分ＩＩＩＩ混合され
たパラレルデータの分離回路が挙げられる。今、時分割
混合されたデータが電橋ある場合には、栖３図３０の回
路の出方を製本に拡張し、人力端子２１とラッチ回路２
７との間及びλカ錫子２１とラッチ回路２９との間のラ
ッチ回路の数を必要教場やすことにより容易に実境でき
る。An example of the present invention is a separation circuit for time/minute III mixed parallel data of three or more tanks. Now, if the time-division mixed data is on an electric bridge, the circuit output in Figure 30 of I3 is extended to bookbinding, and the manual terminal 21 and latch circuit 2
7 and between the λ capacitor 21 and the latch circuit 29, the number of latch circuits can be easily put into practice by adjusting the number of latch circuits required.
本発明は、以上説明したように、データを分−する際に
、ラッチの入力におけるデータのセントアップタイムの
余裕が従来回路より４大きく、位相ｙＩ！１回路が不要
となる効果がある。As explained above, in the present invention, when dividing data, the margin of the data cent-up time at the input of the latch is 4 larger than that of the conventional circuit, and the phase yI! This has the effect of eliminating the need for one circuit.
以上本発明をその良好な一夷＃Ａｌ１Ｉｌについて説明
し九が、それは単なる例示的なものであり、ここで説明
された＊施例によってのみ本願尭明が限定されるもので
ないことは勿論である。Although the present invention has been described above with respect to its favorable #Al1Il, it is merely an example, and it goes without saying that the present invention is not limited only by the *examples described here. .
給ｌ−図は恍米回路のブロック図、１８２図は従来回路
の動作のタイムチャー）、ｆｓｓ図は本−明に係る回路
のブロック構成図、−４図は本発明の動作タイムチャー
トである。
１ 、３０．、、７リツプ７０ツブ（ｇｌｖ１１１２．
３．４．４′、５．５′、２５．２６．２７．２８．２
９．、、ラッチ−路、１３、、、ｚ７ シＩＲＩＪＧＱ
ワンショットマルチバイフレータ回路
特許出願人 日本電気株式会社
代 理 人 弁理士 熊谷雄太部
（１） 人カイ言４Ｆ３１ 八２ Ｂ２ 八３
Ｂ３（’２） ’Ｃ５
（１） へカイ１１づ Ａ１ ３１ １
４２ ８２ Ａ３ Ｂ３笥４図Figure 182 is a block diagram of the circuit, Figure 182 is a time chart of the operation of the conventional circuit, Figure 182 is a block diagram of the circuit according to the present invention, and Figure 4 is a time chart of the operation of the present invention. . 1, 30. ,, 7 lips 70 tubes (glv1112.
3.4.4', 5.5', 25.26.27.28.2
9. ,,Latch path,13,,,z7 shiIRIJGQ
One-shot multi-biflator circuit patent applicant Representative of NEC Corporation Patent attorney Yutabe Kumagai (1) Jin Kaigo 4F31 82 B2 83
B3('2) 'C5 (1) Hekai 11zu A1 31 1
42 82 A3 B3 4 drawings
Claims (1)
シツテ制御ＩＩ慢を出力する回路と、ｓＩＩ記複数のラ
ンチ制御１４１信時の中の＠ｌのラッチ制御信号入力及
びｉｔＩ記＃１１のクロック入力を持ち入力データをラ
ッチするｍ１ｌｌのランチ回路と、１８２のラッチ制御
信号入力及び前記＠ｌのクロック人力を持ち１１１Ｉ紀
第１のランチ回路の出力をラッチする嬉２のラッチ回路
と、＋！ＩＪ記＃Ｉ２のラッチ制御信号入力及び１１！
２のクロック入力を持ち＃紀１８２のラッチ回路の出力
データをラッチして第１の出力端へ出力する第３のラッ
チ回路と、＃Ｊ配輸２のラッチ制御信号入力及び紬配輸
１のクロック入力を持ち人力データをラッチするｔ１１
ｉ４０ｙｙｆ１ｇＩＷｋと、ｌ！ｌ１ｌｌｋｊ栴２のラ
ンナ制御９Ｉ１１人力及び劇配嬉２のクロック入力を持
ちｌｌｌ１記塾４のラッチ回路の出力をラッテして第２
の出力端へ出力する塾５のランチ回路とを令する仁とを
特徴としたデータ分離回路。A circuit that has a 1111 pock input and reset input and outputs a plurality of site control II signals, a latch control signal input of @l among a plurality of launch control 141 signals of sII, and a clock input of #11 of itI. A launch circuit of m1ll that latches the input data, a latch circuit of Yuki 2 that has the latch control signal input of 182 and the clock power of @l and latches the output of the launch circuit of the 111I era, and +! IJ #I2 latch control signal input and 11!
A third latch circuit has a clock input of #2 and latches the output data of the latch circuit #182 and outputs it to the first output terminal, a latch control signal input of #J distribution 2, and a latch control signal input of #J distribution 1. t11 that has a clock input and latches manual data
i40yyf1gIWk and l! The runner control 9I11 of l1llkj 栴2 has the clock input of human power and the clock input of 2, and the output of the latch circuit of lll1kijuku 4 is latched to the second
A data separation circuit characterized by a lunch circuit of a cram school 5 that outputs to an output terminal of the circuit, and a circuit that commands the output terminal of the cram school 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904082A JPS58195335A (en) | 1982-05-10 | 1982-05-10 | Data separating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904082A JPS58195335A (en) | 1982-05-10 | 1982-05-10 | Data separating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195335A true JPS58195335A (en) | 1983-11-14 |
| JPS6252501B2 JPS6252501B2 (en) | 1987-11-05 |
Family
ID=13678798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7904082A Granted JPS58195335A (en) | 1982-05-10 | 1982-05-10 | Data separating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195335A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619046A (en) * | 1984-06-25 | 1986-01-16 | Shinshirasuna Denki Kk | Time difference correcting device of time-division multiplex signal |
| JPS6171731A (en) * | 1984-09-14 | 1986-04-12 | Shinshirasuna Denki Kk | Time difference correcting device of time division multiplex signal |
| JPH028247U (en) * | 1988-06-29 | 1990-01-19 |
-
1982
- 1982-05-10 JP JP7904082A patent/JPS58195335A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619046A (en) * | 1984-06-25 | 1986-01-16 | Shinshirasuna Denki Kk | Time difference correcting device of time-division multiplex signal |
| JPS6171731A (en) * | 1984-09-14 | 1986-04-12 | Shinshirasuna Denki Kk | Time difference correcting device of time division multiplex signal |
| JPH028247U (en) * | 1988-06-29 | 1990-01-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252501B2 (en) | 1987-11-05 |
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