JPS5818944A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5818944A JPS5818944A JP11682881A JP11682881A JPS5818944A JP S5818944 A JPS5818944 A JP S5818944A JP 11682881 A JP11682881 A JP 11682881A JP 11682881 A JP11682881 A JP 11682881A JP S5818944 A JPS5818944 A JP S5818944A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- package
- metal material
- ceramic package
- covered
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はセラミック・パッケージの上面全体又は両長手
方向のセラミック面を金属で覆うことＫよシパソケージ
最端部の破損を防、止することを特徴とするＤＩＰ型（
デュアルインラインパッケージ：ＤｕａｌＩｎ−レｎｅ
ｐａｃｋａｇｅ ）半導体装置に関するものである。
方向のセラミック面を金属で覆うことＫよシパソケージ
最端部の破損を防、止することを特徴とするＤＩＰ型（
デュアルインラインパッケージ：ＤｕａｌＩｎ−レｎｅ
ｐａｃｋａｇｅ ）半導体装置に関するものである。
元来セラミックは硬度は高いが衝撃に対してはもろいも
のである。このため、従来の半導体集積回路等のセラミ
ックパッケージでＤＩＰ型のものでは特性チェックの測
定の際、信頼性確認のだめの衝撃試験及びケースに収納
して運搬する際に衝撃が加えられると、パッケージ最端
部や、パッケージ端部のリードが破損し、外観不良、気
密性不良及び電気的特性不良となることが度々あるとい
う難点があった。本発明の目的は、セラミック・パッケ
ージの上面全体又は両長手力向のセラミック面を硬度は
セラミックに比較して低くても耐衝撃性に優れた金属材
で覆うことによって取扱い中に加えられる衝撃から半導
体装置の要部、特にセラミックパッケージの最端部やセ
ラミック中の導電配線及びリード線を有効に保護するよ
りにしたことを特徴とするものである。以下に本発明の
実施例をセラミックパッケージを用いたＤＩＰ型半導体
装置について説明する。第１図において、１は金属製キ
ャップ、２はキャップと同材質のリング、３はセラミッ
クパッケージ、４はリードである。すなわち、セラミッ
クパッケージ３の上面にリング２を燻材で取付け、その
上にキャップ１を載せて電気溶接によシ一体に固定した
ものである。このように、半導体装置のセラミックパッ
ケージの上面を金属製キャップ１で覆ったため、取扱い
中に衝撃を受けた場合でも、パッケージの最端部及びリ
ードを保護してその破損を防止するととができる。
のである。このため、従来の半導体集積回路等のセラミ
ックパッケージでＤＩＰ型のものでは特性チェックの測
定の際、信頼性確認のだめの衝撃試験及びケースに収納
して運搬する際に衝撃が加えられると、パッケージ最端
部や、パッケージ端部のリードが破損し、外観不良、気
密性不良及び電気的特性不良となることが度々あるとい
う難点があった。本発明の目的は、セラミック・パッケ
ージの上面全体又は両長手力向のセラミック面を硬度は
セラミックに比較して低くても耐衝撃性に優れた金属材
で覆うことによって取扱い中に加えられる衝撃から半導
体装置の要部、特にセラミックパッケージの最端部やセ
ラミック中の導電配線及びリード線を有効に保護するよ
りにしたことを特徴とするものである。以下に本発明の
実施例をセラミックパッケージを用いたＤＩＰ型半導体
装置について説明する。第１図において、１は金属製キ
ャップ、２はキャップと同材質のリング、３はセラミッ
クパッケージ、４はリードである。すなわち、セラミッ
クパッケージ３の上面にリング２を燻材で取付け、その
上にキャップ１を載せて電気溶接によシ一体に固定した
ものである。このように、半導体装置のセラミックパッ
ケージの上面を金属製キャップ１で覆ったため、取扱い
中に衝撃を受けた場合でも、パッケージの最端部及びリ
ードを保護してその破損を防止するととができる。
第２図は、セラミックパッケージ３の上面を金属製キャ
ップ１で覆うとともにセラミックパッケージ３の両長手
方向のセラミック面の一部を金属材５で覆ったものであ
る。これによってセラミックパッケージ乙の長手方向に
加わる機械的衝撃を金属材５で緩和し、パッケージの破
損を防止することができる。なお、金属材はセラミック
パッケージの上面全体又は両長手方向のセラミック面の
いずれか一方を穆ってもよい。
ップ１で覆うとともにセラミックパッケージ３の両長手
方向のセラミック面の一部を金属材５で覆ったものであ
る。これによってセラミックパッケージ乙の長手方向に
加わる機械的衝撃を金属材５で緩和し、パッケージの破
損を防止することができる。なお、金属材はセラミック
パッケージの上面全体又は両長手方向のセラミック面の
いずれか一方を穆ってもよい。
本発明は以上のようにセラミックパッケージの上面又は
両長手方向のセラミック面の少くとも一方を金属材で覆
ったので、取扱い中における衝撃力から半導体装置の要
部を保護でき、セラミックパッケージの最端部やパッケ
ージ端部の破損を防止して歩留りを向上し、半導体隼積
回路の信頼性を高めることができる効果を有するもので
ある。
両長手方向のセラミック面の少くとも一方を金属材で覆
ったので、取扱い中における衝撃力から半導体装置の要
部を保護でき、セラミックパッケージの最端部やパッケ
ージ端部の破損を防止して歩留りを向上し、半導体隼積
回路の信頼性を高めることができる効果を有するもので
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すり、 １．Ｐ、型半導
体集積回路の分解斜視図、第２図は他の実施例を１・・
金属製キャップ ３・・セラミックパッケージ４・・・
リード ５・・・金属材特許出願人 日本電
気株式会社 代 理 人 弁理ト 菅 野 中
体集積回路の分解斜視図、第２図は他の実施例を１・・
金属製キャップ ３・・セラミックパッケージ４・・・
リード ５・・・金属材特許出願人 日本電
気株式会社 代 理 人 弁理ト 菅 野 中
Claims (1)
- （１） セラミック・パンケージの上面全体又は両長
手方向のセラミック面を金属材で覆うことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11682881A JPS5818944A (ja) | 1981-07-25 | 1981-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11682881A JPS5818944A (ja) | 1981-07-25 | 1981-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818944A true JPS5818944A (ja) | 1983-02-03 |
Family
ID=14696625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11682881A Pending JPS5818944A (ja) | 1981-07-25 | 1981-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0351602A2 (en) * | 1988-07-18 | 1990-01-24 | Motorola, Inc. | Ceramic semiconductor package having crack arrestor patterns |
| FR2638935A1 (fr) * | 1988-11-04 | 1990-05-11 | Thomson Csf | Procede de protection pour assurer la tenue de composants electroniques standards aux pressions elevees et module electronique comportant des composants ainsi proteges |
| US5703397A (en) * | 1991-11-28 | 1997-12-30 | Tokyo Shibaura Electric Co | Semiconductor package having an aluminum nitride substrate |
-
1981
- 1981-07-25 JP JP11682881A patent/JPS5818944A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0351602A2 (en) * | 1988-07-18 | 1990-01-24 | Motorola, Inc. | Ceramic semiconductor package having crack arrestor patterns |
| FR2638935A1 (fr) * | 1988-11-04 | 1990-05-11 | Thomson Csf | Procede de protection pour assurer la tenue de composants electroniques standards aux pressions elevees et module electronique comportant des composants ainsi proteges |
| US5703397A (en) * | 1991-11-28 | 1997-12-30 | Tokyo Shibaura Electric Co | Semiconductor package having an aluminum nitride substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8284016B2 (en) | Array type chip resistor | |
| US4467345A (en) | Semiconductor integrated circuit device | |
| EP0590986A1 (en) | Lead-on-chip inner lead bonding lead frame, bonding method and apparatus | |
| US7352062B2 (en) | Integrated circuit package design | |
| JP6665996B2 (ja) | チップ抵抗器 | |
| JPS5818944A (ja) | 半導体装置 | |
| US6529115B2 (en) | Surface mounted resistor | |
| US4818821A (en) | Brazed leaded package | |
| US5334553A (en) | Telecommunication equipment protector | |
| KR102356802B1 (ko) | 칩 저항기 저항층 형성용 페이스트 및 칩 저항기 | |
| US20030205821A1 (en) | Chip package capable of reducing moisture penetration | |
| KR20230144969A (ko) | 디스크리트 전력 반도체 패키지 | |
| TWI252567B (en) | Package structure | |
| JPH01164054A (ja) | 集積回路 | |
| JPH10284500A (ja) | 表面実装素子の電極構造 | |
| US20080024264A1 (en) | Metal oxide varistor | |
| JP3372169B2 (ja) | 半導体パッケージ | |
| JPH05259345A (ja) | 付属サポートと組み合わせる集積回路用保護デバイス | |
| KR0158618B1 (ko) | 반도체 칩의 패턴 | |
| JP2793553B2 (ja) | 半導体装置用パッケージ | |
| JPS60109256A (ja) | プラスチツク型半導体装置 | |
| KR0140091Y1 (ko) | 반도체 패키지 | |
| JPH11312772A (ja) | リードフレームと半導体装置と電子機器 | |
| KR19980067591A (ko) | 칩 바리스터(Chip Varistor) 및 그 설치 장치 | |
| JPS617638A (ja) | 半導体装置 |