JPS58186863A - Data system selecting circuit - Google Patents
Data system selecting circuitInfo
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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Abstract
Description
【発明の詳細な説明】
本発明はデータ系選択回路、とくに情報処理装置の中央
処理装置とメモリ装置内のメモリ部との間のデータ転送
糸における選択回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data system selection circuit, and particularly to a selection circuit in a data transfer thread between a central processing unit of an information processing device and a memory section in a memory device.
一般VC1情報処理装置において中央処理装置(以下C
PU)と誤り訂正機能を有するメモリ装置との間のテー
クの授受はデータ制御用1町路を介して行なわれる。す
なわち、例えばCPUがデー夕全複数のメモリ素子とそ
れらの周辺回路とからなるメモリ部に曹き込む場合には
、一般に、このデータを1ずデータ制御用回路に転送し
、その回路においてデータに誤り訂正用チェックピット
全付加した後、指定されたメモリアドレスにこのデータ
を格納する。In general VC1 information processing equipment, the central processing unit (C
Transfer of takes between the PU) and a memory device having an error correction function is performed via one data control path. That is, for example, when a CPU stores data into a memory section consisting of a plurality of memory elements and their peripheral circuits, the data is generally first transferred to a data control circuit, and then converted into data in that circuit. After all error correction check pits are added, this data is stored in the specified memory address.
1だ、指足されたメモリアドレスからデータを読み出す
場合にも、このデータをいったんデータ制御用回路に読
み出し、そこで必要な誤り訂正を行なってからCP ’
Uに転送する。1. Even when reading data from the added memory address, this data is first read to the data control circuit, the necessary error correction is performed there, and then the CP '
Transfer to U.
さらに筐た、誤り訂正を行う記憶装置においてCPUが
あるメモリアドレスのワードの中の一部のバイト全書き
替え・る(部分畳込みを行なう)場合には、いったんそ
のワード全部をこのメモリアドレスからデータ制御用集
積回路に読み出し、そこで指足されたバイト部分の置き
換えと必要な誤シ訂正用チェックピットの更新を行なっ
た後古びもとのメモリアドレスに格納する。Furthermore, in a storage device that performs error correction, when the CPU rewrites all bytes of a word at a certain memory address (performs partial convolution), the entire word is once rewritten from this memory address. The data is read into the data control integrated circuit, where the added byte portion is replaced and the necessary error correction check pits are updated, and then stored at the old memory address.
上述のように、C’PUとメモリ部との間のデータの授
受は、一般にデータ制御回路を介して行なわれ、また、
このデータ制御回路は、最近、広く大規模集積回路(L
SI)化されるに至っている。As mentioned above, data is generally exchanged between the C'PU and the memory section via a data control circuit, and
Recently, this data control circuit has been widely used in large-scale integrated circuits (L
SI).
さて、CPUとインターリーブを行うfit 憶& 匝
において、このデータ制御用集積回路とメモリ部との曲
のデータ転送は従米二股に下呂ピのような結合によって
竹なわれている。Now, in the FIT memory and 匝 which performs interleaving with the CPU, the data transfer of the song between the data control integrated circuit and the memory section is carried out by a two-pronged connection similar to that of a Geropi.
すなわち、インターリーブ動作1−rなうメモリ部は、
一般に、アドレスの一部によシ侮定される複数のメモリ
バンク単位に分割され、各メモリバンク対応Vこデータ
制御11用集槓回路が設けられる。That is, the memory section in which the interleaving operation 1-r is performed is as follows.
In general, the memory is divided into a plurality of memory banks, each of which is assigned a part of an address, and a collection circuit for data control 11 is provided corresponding to each memory bank.
このデータ制御用集積回路においては、各集積回路ごと
に対応するメモリバンク側に対するデータの入出力イン
タフェース(入出力ピン)と、 CPU側に対するデー
タの入出力インターフェースと部分離し、それぞれ専用
の入出力インターフェースを設けている。これにより、
あるデータ制御用集積回路がCPUとの曲でデータの受
投を行なっている間に、別のデータ制御用集積回路にお
いては、対応するメモリバンク専用のインタフェース金
柑いて、このメモリバンクとの曲でこれと並行してデー
タの授受を行なうことができる。こうして、データ制御
用集積回路における入出力データ競合による効率低下を
防いでいる。In this data control integrated circuit, each integrated circuit has a data input/output interface (input/output pin) for the corresponding memory bank side, and a data input/output interface for the CPU side, each with its own dedicated input/output interface. has been established. This results in
While one data control integrated circuit is transferring data to and from the CPU, another data control integrated circuit is communicating with the corresponding memory bank using a dedicated interface. In parallel with this, data can be exchanged. In this way, a decrease in efficiency due to input/output data contention in the data control integrated circuit is prevented.
しかしながら他方において、この構成は、データ1li
11(lIlI用来槓回路のデータ用インタフェースに
おけるピン数の増力1−もたらし、そのLSI化を困難
にするという欠点を有している。However, on the other hand, this configuration
11 (1) This has the drawback of increasing the number of pins in the data interface of the III circuit, making it difficult to integrate it into an LSI.
本発明の目的は上述の従来の欠点ヲ味去したデータ系選
択回路を提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data system selection circuit which eliminates the above-mentioned conventional drawbacks.
不発明の回路は、各々がデータ人力線とデータ出力線と
を共用する?Jljのメモリバンクと、前記複数のメモ
リバンクの各々に対応して設けられ2各々がデータ入力
線とデータ出方線とを共用する複数のデータ制御用集積
回路と、各々が複数の前記集積回路からなる複数の集積
回路グループにおいて同一グループに喘する集積(ロ)
路の前記データ入力線と前記データ出力像とを共用して
構成された複数の回路グループ入出力データバスと、−
万の入力が前記メモリバンクからのデータ出力に接続さ
れ、他方の入力が前配汲数のメモリバンクを5−
使用する中央処理装置につながったデータバスに接続さ
れかつこれら入力のいずれか一部を切替選択した出方を
このメモリバンクに対応する前記集積回路を含む前記回
路グループ入出力データバスに接続するようこれら回路
グループ対応に設けられた複数の入力切替選択手段と、
前記複数の回路グループ入出力データバスの出方の一つ
を切替選択してこれを前記処理装置に接続したデータバ
スに接続する出力切替選択手段と、前記回路グループ入
出力データバスからの出方をこのグループに桐する前記
集積回路に対応する前記メモリバンクに転送する手段と
を含む。Each uninvented circuit shares a data input line and a data output line? Jlj memory bank, a plurality of data control integrated circuits provided corresponding to each of the plurality of memory banks, each of which shares a data input line and a data output line, and each of the plurality of integrated circuits. (b) Integration that belongs to the same group in multiple integrated circuit groups consisting of
a plurality of circuit group input/output data buses configured by sharing the data input line and the data output image of the circuit;
10,000 inputs are connected to the data outputs from said memory banks, and the other input is connected to a data bus connected to a central processing unit using the previously distributed number of memory banks, and any part of these inputs a plurality of input switching selection means provided corresponding to these circuit groups so as to connect the selected output to the input/output data bus of the circuit group including the integrated circuit corresponding to the memory bank;
Output switching selection means for switching and selecting one of the outputs of the plurality of circuit group input/output data buses and connecting it to the data bus connected to the processing device; and outputs from the circuit group input/output data bus. to the memory banks corresponding to the integrated circuits associated with this group.
次に図面全参照して本発明の詳細な説明する。The present invention will now be described in detail with reference to all the drawings.
第1図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
本実施例は、中央処理装置(CPU)1 、データ入力
線と出力巌とを共用化した4個のメモリバンク2−1〜
2−4.この各メモリバンク対応に設けられデータ入力
線とデータ出方線とを共用化した4個のデータ制御用集
積°回路3−1〜3−4、6一
この集槓回[3−1および3−2を第1の集積回路グル
ープとし共用化された^↑1記テーデー出力線金相豆に
接続して構成される/第1回路グループ入出力データバ
ス30−1.また前記集軸回路3−3および3−4を第
20集槓回路グループとし。This embodiment includes a central processing unit (CPU) 1, and four memory banks 2-1 to 2-1 that share data input lines and output lines.
2-4. Four data control integrated circuits 3-1 to 3-4, 6 are provided for each memory bank and share data input lines and data output lines. -2 is the first integrated circuit group and is configured by connecting it to the shared ^↑1 TED output line Kinsobe/First circuit group input/output data bus 30-1. Further, the axle collector circuits 3-3 and 3-4 are set as a 20th axle collector circuit group.
このグループに嬌する集積回路3−3および3−4の共
用化された前記データ入出力線を相互に接続して構成さ
れる第2回路グループ入出力データバス30−2.前記
各回路グループ入出力データバス30−1および30−
2に対応して設けられ、その−万の入力として前言1メ
モリバンクからの出力が供給され、もう一方の入力とし
てこのメモリバンクを使用するCPUIからのCPUデ
ータバス100の出力が供給され、この供給された二つ
の入力の中の一刀を切替選択して対応する前記回路グル
ープ入出力データバス3O−Itたは30−2に出力す
る入力切替選択回路4−1および4−2.前記回路グル
ープ入出力データバス30−1および30−2のうちの
一刀を切V選択して前記CPUデータバス100に出力
する出力切替選択回路5.および前記各回路グループ入
出力データバス30−1%30−2に対比、して設けら
れ、前記各入出力データバス30−1または30−2か
らの出力全メモリバンクに転送するためのデータドライ
バ6−1および6−2(r’Nしている。A second circuit group input/output data bus 30-2 configured by interconnecting the shared data input/output lines of integrated circuits 3-3 and 3-4 belonging to this group. Each circuit group input/output data bus 30-1 and 30-
2, the output from the aforementioned memory bank 1 is supplied as an input, and the output of the CPU data bus 100 from the CPU that uses this memory bank is supplied as the other input. Input switching selection circuits 4-1 and 4-2 which switch and select one of the two supplied inputs and output it to the corresponding circuit group input/output data bus 3O-It or 30-2. an output switching selection circuit that selects one of the circuit group input/output data buses 30-1 and 30-2 and outputs the selected signal to the CPU data bus 100;5. and a data driver provided in contrast to each of the circuit group input/output data buses 30-1 and 30-2 for transferring output from each input/output data bus 30-1 or 30-2 to all memory banks. 6-1 and 6-2 (r'N).
前述のようにデータ制御用集積回路3−1〜3−4およ
びメモリバンク2−1〜2−4はすべてデータの入出力
を入出力共通のデータインタフェースを通して行ない、
これによシブ−メインタフエースにおけるビン数の大幅
な節#をはかっている。As mentioned above, the data control integrated circuits 3-1 to 3-4 and the memory banks 2-1 to 2-4 all input and output data through a common input/output data interface,
This allows for a significant reduction in the number of bins in the main tough ace.
さて、CPUIからのメモリバンクに対するデータの書
込み動作は下記のようになる。Now, the data write operation from the CPUI to the memory bank is as follows.
CPUIは、曹き込むべきメモリアドレスと、埃在の動
作がメモリバンクに対する曹込み動作であることとを制
御部(図示せず)に指定し普き込むべ色データをデータ
バス100に出力する。The CPU designates the memory address to be filled in and the fact that the current operation is a filling operation for a memory bank to a control unit (not shown), and outputs the color data to be filled in to the data bus 100. .
これにより、前iピ制御部は、指定された1゛H報にも
とずき容積の制御情報を発生し、必匁な制御情報音それ
ぞれメモリバンク2−1〜2−4、選択[す1路4−1
〜4−2、データ制御用集積回路3−1〜3−4ドライ
バー6−1.6−2および選択回路5に供給して以下に
述べるような書込み動作を行なうように制御する。As a result, the front i-pi control unit generates volume control information based on the specified 1゛H information, and selects the memory banks 2-1 to 2-4 and selects the necessary control information tones, respectively. 1st road 4-1
~4-2, the data control integrated circuits 3-1 to 3-4 are supplied to the drivers 6-1, 6-2, and the selection circuit 5, and are controlled to perform the write operation as described below.
まず、これらの制御tV4報は、指定された前記メモリ
アドレスが、例えは、メモリバンク2−1に含まれる場
合には、これに対応する集積回路3−1が接続さ才して
いる回路グループ入出力データバス30−1対応の選択
回路4−1が、前記CPUデータバス100側の入力を
選択しこれ全出力するように制御する。それとともに、
前記制御情報は集積回路3−1がデータ1込みに対する
動作を行なうように制御1する。すなわち、まず、デー
タ選択回路4−1の出力側」からみた#1iielOl
路グループ入出力データパス30−1の入力インピーダ
ンスがハイインピーダンスになるように、集積回路3−
1および3−2 k tlfll(卸し、さらにまた菜
種回路3−1が@紀CPUバス100から選択回路4−
1、入出力データバス30−1’に介して転送されたデ
ータを内部に取シ込み、内部回路においてこのデータ9
−
に対して必安な誤9訂正用チエツクピツトを付加し、予
め定めた時間を経た後にこのデータを同じ入出力データ
パス30−1に出力する。この時点においては前記制御
情報により選択回路4−1の出力1ft!+はハイイン
ピーダンスになるように制御される。First, if the specified memory address is included in the memory bank 2-1, the control tV4 information indicates the circuit group to which the corresponding integrated circuit 3-1 is connected. A selection circuit 4-1 corresponding to the input/output data bus 30-1 selects the inputs on the CPU data bus 100 side and performs control to output all of them. Along with that,
The control information controls 1 so that the integrated circuit 3-1 performs an operation regarding data 1 included. That is, first, #1iiielOl viewed from the output side of the data selection circuit 4-1.
The integrated circuit 3-
1 and 3-2 k tlfll (wholesale, and also rapeseed circuit 3-1 selects circuit 4- from @ki CPU bus 100)
1. Take in the data transferred via the input/output data bus 30-1', and process this data 9 in the internal circuit.
- A check pit for correcting error 9 is added to the data, and this data is output to the same input/output data path 30-1 after a predetermined time has elapsed. At this point, according to the control information, the output of the selection circuit 4-1 is 1ft! + is controlled to have high impedance.
こうして、入出力データバス30−1に籾、われた課p
訂正用チェックピットを付加された曹込みデータはデー
タドライバ6−1’!に介してメモリバンク2− I
II+に転送される。In this way, the section p is transferred to the input/output data bus 30-1.
The drafting data with correction check pits added is data driver 6-1'! Memory bank 2-I through
Transferred to II+.
メモリバンク2−1側は前記制御tTf報によシデータ
畳込み状態に制御される。すなわち、メモリバンク2−
1および2−2の入力インピーダンスがハイインピーダ
ンスになるように制御され、またメモリバンク2−1は
転送された前記書込みデータに+’ti足されたメモリ
アドレスに格納する。かくして、CPUIからのデータ
は集積回路3−1において必要な誤り訂正用チェックピ
ットを付加されてメモリバンク2−10作足されたメモ
リアドレスに曹さ込1れる〇
10−
つぎに、例えば、メモリバンク2−1の特定のメモリア
ドレスからCPUIがデータ?飲み出す場合の動作は下
記のようになる。The memory bank 2-1 side is controlled to the data convolution state by the control tTf information. That is, memory bank 2-
The input impedances of 1 and 2-2 are controlled to be high impedance, and the memory bank 2-1 stores the transferred write data at a memory address added by +'ti. In this way, the data from the CPUI is added with the necessary error correction check pits in the integrated circuit 3-1, and is inserted into the memory address created in the memory bank 2-10. Is the CPU data from a specific memory address in bank 2-1? The operation for drinking is as follows.
CPUIは、l!IJei己市1」御都市1Cみ吊すべ
きデータのメモリアドレスと、現任の動作がメモリバン
ク2−1からの読出し動作であることに4Vs定する。The CPUI is l! 4Vs is determined to be the memory address of the data to be downloaded and the current operation is a read operation from the memory bank 2-1.
これによシ、前述したのと同一に、制御1部は指定され
た情報にもとずきデータ飢出しに対するも稙の制御11
!報を発生し、必要な制御情報を各回路に供給し以下に
運べるような軌出し動作を行なうように制御する。Accordingly, in the same manner as described above, the control section 1 also performs the control section 11 for data starvation based on the specified information.
! It generates information, supplies the necessary control information to each circuit, and controls it to carry out the trajectory operation that can be transmitted to the following.
まず、これらの制御IH報はメモリバンクに供給され、
指定されたメモリアドレス中含むメモリバンク2−1が
データ醜出し動作を行なうように制御する。かくして、
指定されたメモリアドレスのデータがカ1.み出される
が、この時点においてはドライバ6−1およびメモリバ
ンク2−2はノ1イ出カインピーダンスになるように制
御される。First, these control IH information are supplied to the memory bank,
The memory bank 2-1 included in the designated memory address is controlled to perform the data exposure operation. Thus,
The data at the specified memory address is 1. However, at this point, the driver 6-1 and memory bank 2-2 are controlled to have an output impedance of 1.
−万sfJ’jlii己制御t*特によシ辿択回路4−
1はメモリバンク仙1の入力全選択し、これ全入出力デ
ータバス30−1に対して出力する。こうして集積回路
3−1のデータ入出力インタフェースには指定されたメ
モリアドレスから読み出されたデータが現われる(この
時点で削舶制御惰軸により集積回路3−1および3−2
はハイ人力インビーダンスになるように制御されている
)。-10,000 sfJ'jlii self-control t*especially good trace selection circuit 4-
1 selects all inputs of memory bank 1 and outputs them to all input/output data buses 30-1. In this way, the data read from the specified memory address appears on the data input/output interface of the integrated circuit 3-1 (at this point, the data read out from the specified memory address appears on the data input/output interface of the integrated circuit 3-1 and 3-2).
is controlled to become a high human-powered impedance).
さて、前記制御情報は集積回路3−1に与えられ、これ
により、回路3−1はデータ読出し動作紫行なう。Now, the control information is given to the integrated circuit 3-1, whereby the circuit 3-1 performs a data read operation.
すなわち、入出力データインタフェースに現われたデー
タを内部に取り込み、取り込んだデータに対し予め足め
られている誤り耐正全竹ない、予め足めら扛ている時N
1全駐た後にこのデータを入出力データバス30−1に
出力する。この時点においては、前すじ制御情報によう
選択回路4−1の出力インピーダンスはハイインピーダ
ンスになるように制御される。In other words, when the data appearing on the input/output data interface is internally imported, and the data is not completely error-proof, and the data is not fully corrected in advance.
1, this data is output to the input/output data bus 30-1. At this point, the output impedance of the selection circuit 4-1 is controlled to be high impedance according to the previous line control information.
こうして、集積回路3−1からの出力は、人出
1゜力データパス3O−1i介して選択回路5の入力
仙[に現われるが回路5に供給されている前記制御情報
により、回路5は指定されたメモリアドレスを含むメモ
リバンクに2−1対応する集積回路3−1に接続される
人出力データパス30−1の出力tahし、これをCP
Uデータバス100に出力する。勿論この時点において
は、データバス100のCPUI側はハイインピーダン
スとなり、データ入力状態に制御されている。In this way, the output from integrated circuit 3-1 is
The control information appearing at the input terminal of the selection circuit 5 through the input data path 3O-1i and being supplied to the circuit 5 causes the circuit 5 to correspond 2-1 to the memory bank containing the specified memory address. The output of the human output data path 30-1 connected to the integrated circuit 3-1 is
Output to U data bus 100. Of course, at this point, the CPUI side of the data bus 100 is in high impedance and is controlled to be in a data input state.
かくして、C)’Ulは指定したメモリアドレスのデー
タをメモリバンク2−1から読み出し、集&し」路3−
1において必要な岨り訂正を行なった後、これを取り込
むことができる。Thus, C) 'Ul reads out the data at the specified memory address from the memory bank 2-1, collects it, and performs the process 3-
After performing the necessary deviation correction in step 1, this can be imported.
以上は、特定のメモリアドレスに対する通常の1込み動
作と、通常の胱出し動作について説明したものでめるが
、前述した部分書込みを行う場合には下記の如くなる。The above is an explanation of a normal one-write operation and a normal emptying operation for a specific memory address, but when performing the above-mentioned partial write, the process is as follows.
CPUIは、前dピ制御部に対し部分書込みを竹うべき
メモリアドレスと、このメモリアドレス中の部分書込み
と行うべきバイト位置と、境在の動作が部分畳込み動作
であること金指足し1部分書込みを行う部分書込みデー
タ’IrCPUデータバス13−
100上に送出する。The CPU informs the previous DPI control unit of the memory address at which the partial write should be performed, the byte position within this memory address where the partial write should be performed, and that the operation at the boundary is a partial convolution operation. Partial write data for performing partial writing is sent onto the IrCPU data bus 13-100.
この結果、前記制侮1部からの制御h+!報により、指
定されたメモリアドレスを含むメモリバンク2−1(こ
れがメモリバンク2−1と仮足する)に対応する選択回
路4−1は、筐ずCP[Jケータバス100′jk選択
するように制御され、Fm gtjバス100上の部分
畳込みデータ全集積回路3−1を含む入出力データバス
30−1に送出する。As a result, the control h+ from the control part 1! According to the information, the selection circuit 4-1 corresponding to the memory bank 2-1 (which is tentatively added to the memory bank 2-1) containing the specified memory address is configured to select the CP[J Catabus 100'jk]. The partially convolved data on the Fm gtj bus 100 is sent to the input/output data bus 30-1 including the fully integrated circuit 3-1.
集積回路3−1はこのデータを内部に取り込み保持する
。The integrated circuit 3-1 takes in this data and holds it therein.
一部、前記制御情報により指定されたメモリアドレスの
データはメモリバンク2−1から肌み出されるが、対応
する選択回路4−1は、前8に部分書込みデータの集積
回路3−1への転送が針子するとCPUデータバス10
0から切離され、メモリバンク2−19111のこの出
力を選択するように制御1される。かくして、メモリバ
ンク2−1から読み出されたデータは、入出力データバ
ス30−1に現わn、集積回路3−1によって内部に取
り込まれる。Part of the data at the memory address specified by the control information is extracted from the memory bank 2-1, but the corresponding selection circuit 4-1 previously selected the partial write data to the integrated circuit 3-1. When the transfer is done, the CPU data bus 10
0 and controlled 1 to select this output of memory bank 2-19111. Thus, the data read from the memory bank 2-1 appears on the input/output data bus 30-1 and is internally taken in by the integrated circuit 3-1.
14−
集積回路3−1の内部においては、メモリバクンク2−
1から読み出され九データの誤9訂正が行なわれ、つい
でこの誤り訂正されたデータの中の前記制御情報で指定
されたバイト部分が、CPUIから転送保持されている
前記部分書込みデータの対応するバイトによってmき俣
えられる。こうして新らしくできた部分置換えデータに
対し、必要な誤り訂正用チェックビットが付加されて予
め足めた時間を経た後に入出力データバス30−1に出
力される。これ以後は、すでに通常の畳込み動作で説明
したのと全く同様にして、この部分置換えデータがメモ
リバンク2−1の指定されたメモリアドレスに格納され
、部分書込みの動作が終了するO
以上説明したように、不実施の回路ヲ4いると、データ
制御用集槓回路の入出力データインタフェースとしてC
PU側に対する入出力データインタフェースと、メモリ
バンク側に対する入出力データインタフェースとをすべ
て共通のデータインタフェースを用いて処理することが
できる。このため、データ制御用集積回路のデータイン
タフニー相乗積回路は、2個づつをグループとし同じグ
ループの人出力データインタフェースを共通に接続して
構成した回路グループ入出力データバスケ用いて入力切
賛泗択回路と接続しているため、この選択回路の数を半
妙し、その他のハードウェアを節抄することができる。14- Inside the integrated circuit 3-1, the memory backup 2-
The error 9 correction of the 9 data read from 1 is performed, and then the byte portion specified by the control information in this error-corrected data is transferred from the CPUI and is stored in the corresponding part of the partial write data. It is possible to increase m by part-time job. Necessary error correction check bits are added to the newly generated partial replacement data, and the data is output to the input/output data bus 30-1 after a predetermined period of time has elapsed. After this, this partial replacement data is stored in the specified memory address of memory bank 2-1 in exactly the same manner as already explained in the normal convolution operation, and the partial write operation is completed. As mentioned above, if there are 4 unimplemented circuits, C will be used as the input/output data interface of the data control collector circuit.
The input/output data interface to the PU side and the input/output data interface to the memory bank side can all be processed using a common data interface. For this reason, the data interface multiplication circuit, which is an integrated circuit for data control, uses a circuit group input/output data basket, which is configured by grouping two circuits and connecting the human output data interfaces of the same group in common. Since it is connected to a selection circuit, it is possible to reduce the number of selection circuits and save other hardware.
゛
上述の実施例においては、データ制御1’4”l乗根回
路21一つつをグループとし入出力データバスを構成し
たが、データ制御用集積回路の数がもつと多い場合には
、2個以上をグループとすることにより入力切替選択l
pl路の個数とその他のハードウェア全さらに節減する
ことができる。゛In the above embodiment, the input/output data bus was constructed by grouping one data control 1'4'' l-th root circuit 21, but if the number of data control integrated circuits is large, two Input switching selection by grouping the above
The number of PL paths and other hardware can be further reduced.
このように、同じグループのデータ制(財)用果梢回路
の数を増すと、それに従って/%−ドウエアは節減され
るが一部回路グループ入出力データバスにおけるデータ
の競合全発生する確率も高くなる。In this way, increasing the number of data management circuits in the same group will result in a corresponding reduction in hardware, but will also increase the probability that data conflicts will occur on some circuit group input/output data buses. It gets expensive.
従って、この数を適当に選ぶことにより、データの競合
とハードウェアの節減との間で装置の規模に応じた適当
な妥協点を求めることができる。Therefore, by appropriately selecting this number, it is possible to find an appropriate compromise between data contention and hardware savings depending on the scale of the device.
さて、最後に、上dピ実施例で使用しているデータ制御
用集積回路3−1〜3−4(以後菜種回路3)の詳細に
ついて説明する。Now, finally, the details of the data control integrated circuits 3-1 to 3-4 (hereinafter referred to as rapeseed circuit 3) used in the above d-pi embodiment will be explained.
第2図はこの集積回路3の回路例をボすプロ、9図であ
る。FIG. 2 is a diagram 9 showing a circuit example of this integrated circuit 3.
この果槓回路3は、CPU側に対する入出力データイン
タフェースとメモリバンク仙1に対する入出力データイ
ンタフェースと全すべて共通とした入出力データインタ
フェース30を有する。このインタフェース30には、
データ入力可としてデータレシーバ301が、またデー
タ出力用としてデータドライバ302が接続され、これ
らは、それぞれ制御ライン301Oおよび制御2イン3
020’i介して前記制御部からの副側1信号によりイ
ネーブル・ディセーブルされ、インタフェース30全デ
ータ入力用またはデータ出力用のいずれにも共通に使用
できるようにfell mlされる。また内部には、絖
出しデータレジスタ303、曹込みチータレジス17−
タ304 および出力レジスタ309f有し、さらに選
択器305、チェックビット/シンドローム発生(ロ)
Th306、テコード回路307および誤り訂正回路3
08 を含んでいる。This output circuit 3 has an input/output data interface for the CPU side, an input/output data interface for the memory bank 1, and an input/output data interface 30 that is common to all. This interface 30 includes
A data receiver 301 is connected for data input, and a data driver 302 is connected for data output.
It is enabled/disabled by the sub-side 1 signal from the control unit via 020'i, and is set to fell ml so that the interface 30 can be commonly used for either data input or data output. Inside, there are a starting data register 303, a check bit register 17-304, and an output register 309f, as well as a selector 305, check bit/syndrome generation (ro)
Th306, Tecode circuit 307 and error correction circuit 3
Contains 08.
さて、@述のCPUIからメモリバンクに対するテータ
曹込みの場合の集積回路3の動作は]記の通りである。Now, the operation of the integrated circuit 3 in the case of data loading from the CPU to the memory bank as described in @ is as described below.
CPUI からの書込みデータが転送され、インタフェ
ース30に現われた時点で、前記制御f!Aから供給さ
れる制m情報により、前述のように、データドライバ3
02はディセーブルされてハイ出力インピーダンスとな
りデータレシーバ301はイネーブルされて転送された
データは誓込みデータレジスタ304に格納される。つ
いで、選択器305が前81制御部からの制御信号30
50により、レジスタ304の出力を選択するようにi
制御σれ、この選択器305で選択された畳込みデータ
は、−万ではチェ、Vクビット/シンドローム発生p1
路306に供給され、もう−万では誤り組上回路308
に供給される。Once the write data from the CPUI is transferred and appears on the interface 30, the control f! With the control information supplied from A, the data driver 3
02 is disabled and has a high output impedance, the data receiver 301 is enabled and the transferred data is stored in the committed data register 304. Then, the selector 305 receives the control signal 30 from the front 81 control section.
50 causes i to select the output of register 304.
Under the control σ, the convolution data selected by this selector 305 is -V qubits/syndrome occurrence p1
The circuit 306 is supplied to the circuit 306, and the circuit 308 is connected to the circuit 308.
is supplied to
18−
回路306 は、前記制御部から制御ライン3060を
介して沓込み状態を指定する制#他号が供給されると、
供給された前記畳込みデータに対する誤シ訂正用チェリ
クビットを発生する。このチェックピットは出力レジス
タ309の誤り訂正用チェックピッ)k格納するフィー
ルドに俗稍される。−万、テコード回路307はこのチ
ェックピッ)k供給されても何等出力を生ぜず、そのた
め誤り削正回路308に供給された前記畳込みデータは
回路308において何等訂正を受けることなく出力レジ
スタ309のチータフイールドに格納される。18- When the circuit 306 is supplied with a control signal specifying the sinking state from the control unit via the control line 3060,
A check bit for error correction is generated for the supplied convolution data. This check pit is stored in a field for storing an error correction check pit (k) of the output register 309. - 10,000, the code circuit 307 does not produce any output even if this check pin is supplied, and therefore the convolution data supplied to the error correction circuit 308 is not corrected in the circuit 308 and is stored in the output register 309. Stored in Cheetah Field.
ついで、@記1ffl制御部から供給さfる制御情報に
よシ、ドライバ302がイネーブルされ、出方レジスタ
309に格納された1込みデータとそれに対する誤り訂
正用チェ、クビットとが並列にデータインタフェース3
0から出力され、これがメモリバンクに対する前述の1
込みデータとなる。Next, the driver 302 is enabled by the control information supplied from the ffl control unit, and the 1-input data stored in the output register 309 and the corresponding error correction check and qubit are connected to the data interface in parallel. 3
0, and this is the aforementioned 1 for the memory bank.
The data will be included.
また、前述のメモリバンクからCPUIへのデータめL
出しの場合の集積回路3の動作は下記の通ジである。Also, the data from the aforementioned memory bank to the CPU
The operation of the integrated circuit 3 in the case of output is as follows.
メモリバンクからの誤り訂正用チェックピット金倉む耽
出しデータが転送されてインタフェース30に現われる
時点で、前記制御部からライン3020を介して供給さ
れる劃ILtl is’ k i’こよりドライバ30
2はディセーブルされハイ出力インピータンスに市11
$1され、メモリバンクから¥J口み出された前訛院
出しデータはレシーバ−301を介して絖出しデータレ
ジスタ303に格納される。At the time when the error correction check pit output data from the memory bank is transferred and appears on the interface 30, the input signal supplied from the control unit via the line 3020 is input to the driver 30.
2 is disabled to high output impedance.
The pre-accented data, which is $1 and extracted from the memory bank, is stored in the pre-accented data register 303 via the receiver 301.
ついで、選択器305は、ライン3050からの前記制
御情報により、レジスタ303の出力を選択するように
制御され、この選択器305で選択された前記脱出しデ
ータは、チェックビット/シンドローム発生し1路30
6および課り割止−!路308に供帽される。Then, the selector 305 is controlled by the control information from the line 3050 to select the output of the register 303, and the escaped data selected by the selector 305 is generated in a check bit/syndrome and is passed through one path. 30
6 and surcharge discount-! It is dedicated to the road 308.
回路306は、ライン3(16(l介して惧袷される制
御部からの副側j情報によりωし出し状態に指定される
。The circuit 306 is specified to be in the ω start state by the sub-side j information sent from the control unit via line 3 (16 (l).
耽出し状態に指定さnた回路306は、供給さlした誤
り訂正用チェックピットを含む読出しデータをもとにし
てそのシンドロームを発生し、テコード回路307に供
給する。回路307はこのシンドロームを解読して岨り
訂正ビットを発生する。前記脱出しデータに誤りがない
場合にはシンドロームとしてすべて10#が出力されそ
の結果テコード回路307の出力には誤り削正ビットは
現われない。The circuit 306 designated to be in the active state generates the syndrome based on the supplied read data including check pits for error correction, and supplies it to the code circuit 307 . Circuit 307 decodes this syndrome and generates an error correction bit. If there is no error in the escaped data, all 10#s are output as a syndrome, and as a result, no error correction bit appears in the output of the code circuit 307.
さて、培択器305からは、誤91」圧用チェックピッ
トヲ除いたf4i1 ae m出しデータが哄り釘止回
路308に供給され、ここでこのデータに対しテコード
回路307からの前記誤り訂正ビットが排他的論理和さ
れ誤9訂正が実行される。こうして誤り訂正を受けた胱
出しデータは、出力レジスタ309に格納され、ついで
、前記制御1部から供給される制御1ffl報によりド
ライバ302がイネーブルされ前記脱出しデータはイン
タフェース30を介して外部に出力され、これが前述の
ようにCPUIに転送される。Now, from the cultivator 305, the f4i1 aem output data from which the error 91" pressure check pit has been removed is supplied to the pinning circuit 308, and here the error correction bit from the tecoding circuit 307 is applied to this data. Exclusive OR is performed and error 9 correction is performed. The bladder ejection data subjected to error correction in this way is stored in the output register 309, and then the driver 302 is enabled by the control 1ffl information supplied from the control section 1, and the ejected data is outputted to the outside via the interface 30. and is transferred to the CPUI as described above.
最後に、前述の部分書込みを行なう場合の集積回路3の
動作は下記の通りでるる〇
最初に、CPUIからの部分畳込みデータが転送21−
されインタフェース30に現われると、前記制御部から
供給される制御情報により、i■述したデータ書込みの
場合とIII除にして、この部分書込みデータは畳込み
データレジスタ304 に裕A1保持される。Finally, the operation of the integrated circuit 3 when performing the above-mentioned partial write is as follows: First, when the partial convolution data from the CPUI is transferred 21- and appears on the interface 30, the data supplied from the control section is Due to the control information, this partial write data is held in the convolution data register 304 by a margin A1, which is different from the case of the data write described above.
つぎに、メモリバンクから部分書込みされるべきデータ
(被部分書込みデータ)がインタフェース30に境われ
ると、前述のデータ読出しの場合と同峰にまず耽出しデ
ータレジスタ303に格納され、ついで、データ読出し
の動作で脱明したのと全く同じ動作によりこの被部分書
込みデータは瞑り訂正が実行されて出力レジスタ309
に格納される。Next, when data to be partially written from the memory bank (partially written data) is bounded by the interface 30, it is first stored in the indulgence data register 303, as in the case of data reading described above, and then the data is read out. This partially written data is corrected by exactly the same operation that was cleared by the operation of , and is output to the output register 309.
is stored in
さて、矢に選択器305は、制御ライン3050を介し
て部分畳込みが指定されるが、これによりレジスタ30
4に保持されている前記部分書込みデータの部分書込み
を指定されたバイト位置のバイトデータと、レジスタ3
09に格納された誤り訂正全受けた前記被部分書込みデ
ータのそれ以外のバイト位置のバイトデータと全それぞ
れ選択結22−
合して出力するように制御される。Now, partial convolution is specified for the arrow selector 305 via the control line 3050, which causes the register 30
The byte data at the byte position designated for partial writing of the partial write data held in register 4 and register 3.
It is controlled to selectively combine all the byte data in the other byte positions of the partially written data which has undergone all the error correction stored in 09 and output it.
この^め果、選択器305の出力側には正しく部分置換
えが行なわれたデータが物、われるが、このデータは、
これ以佼、最初に述べたメモリノ(ンクに対するデータ
書込みの場合の書込みデータと全く四徐に取り扱われる
。すなわち、−万では書込み状態に指定されたチェ5.
タビ1.ト/シンドローム発生回路306に供給され、
ここでこの部分酋き換えされたデータに対する誤り「工
正用チzvクビットが発生され、これは出力レジスタ3
09の誤り訂正用チェックピッIt&納する)(/レド
に格納される。−万、部分置換えさ庇だデータは誤シ訂
正回路308を介して(ここで(i’1等訂正を受ける
ことなく)出力レジスタ309のデータフィールドに格
納される。As a result, the output side of the selector 305 receives data that has been correctly partially replaced, but this data is
From this point on, the write data is handled in the same way as when writing data to the memory node mentioned above. In other words, when -000 is selected, check 5.
Tabi 1. is supplied to the t/syndrome generation circuit 306,
Here, an error check bit for correction is generated for this partially replaced data, and this is sent to the output register 3.
09 error correction check bit It & stored) (stored in /redo.) - 10,000, the partially replaced data is passed through the error correction circuit 308 (here, (i'1 etc. is not corrected) ) is stored in the data field of output register 309.
ついでb ftjJ記制御部から供給される制御情報に
よりドライバ30がイネーブルされ、出力レジスタ30
9に格納された部分置換えされたデータとそれに対する
誤り訂正用チェ、yクビットとが並列にインタフェース
30から出力され、これが111述のようにして指定さ
れたメモリアドレスに格納され部分書込みの動作が完了
する。Then, the driver 30 is enabled by the control information supplied from the control section b, and the output register 30
The partially replaced data stored in 9 and the corresponding error correction check and y bits are output from the interface 30 in parallel, and these are stored in the specified memory address as described in 111, and the partial write operation is performed. Complete.
以上述べたデータ舗伽用果梢回路會用いることにより、
前述の第1図にボした実施?11を容易に央貌すること
ができる。By using the above-mentioned data processing circuit,
Is the implementation not shown in Figure 1 above? 11 can be easily seen in the center.
以上のように本発明を用いると、データ制御用集積回路
の入出力データインタフェースにおけるピン数の大幅な
節減全町nににし、しかも心安とする情報処理装置の規
模と性能とに応じて、データ制徊1用集積回路の入出力
データバスにおけるデータの競合とハードウェアの節減
との間の適当な妥協点を求めることができる。As described above, by using the present invention, the number of pins in the input/output data interface of the data control integrated circuit can be significantly reduced, and the data A suitable compromise between data contention on the input/output data bus of the constraint 1 integrated circuit and hardware savings can be found.
これによp大規模集積−1路(LSI)化に通したデー
タ制御用回路を有する柔軟なデータ系退択回路を提供で
きる。This makes it possible to provide a flexible data system selection circuit having a data control circuit that can be implemented in large scale integration (LSI).
第1図は本発明の一笑施世]をボすブロック図および第
2図は奉夾細例で用いるデータ開側I用集槓回路の一例
をホナブロック図である。
図において% 1・・川・中央処理装置(CPU)、2
−1〜2−4・・・・・・メモリバンク、3.3−1〜
3−4・・・・・・データ制御用集積回路、4−1.4
−2・°°・・・入力切@選択回路、5・・・・・・出
力切替選択−1路、6−1.6−2・・川・データドラ
イバ、3o・・団・入出力データインタフェース、30
−1・・・用′1Jj1回路グループ人出方データバス
、30−2・・川・第2回路グループ人出カテータバス
、301・・・・・・データレシーバ、3o2・・川・
データドライバ、3o3・・団・胱出しデータレジスタ
、3o4・・曲書込み7− タL/ジスタ、305・・
・・・・選択器、3o6・旧・・チェ、タビ1.ト/シ
ンドローム発生回路、3o7・・・・・・テコード回路
、308・・・・・・誤シ訂正回路、3o9・・団・出
方レジスタ。
25−FIG. 1 is a block diagram illustrating the present invention, and FIG. 2 is a block diagram illustrating an example of a collecting circuit for data open side I used in a detailed example. In the figure, %1... River/Central processing unit (CPU), 2
-1~2-4...Memory bank, 3.3-1~
3-4... Data control integrated circuit, 4-1.4
-2・°°...Input switch @ selection circuit, 5...Output switching selection -1 path, 6-1.6-2...River/data driver, 3o...Group/input/output data interface, 30
-1...'1Jj1 circuit group people output data bus, 30-2...River, 2nd circuit group people output data bus, 301...Data receiver, 3o2...River...
Data driver, 3o3... Group/blasder output data register, 3o4... Song writing 7-ta L/Jister, 305...
...Selector, 3o6, old...Che, Tavi 1. 3o7...te code circuit, 308...error correction circuit, 3o9...group/output register. 25-
Claims (1)
メモリバンクと、 前記仮数のメモリバンクの各々に対応して設けられ各々
がデータ入力線とデータ出方線とを共用する複数のデー
タ制御用集積回路と、 各々が複数の前記集積回路からなる複数の集積回路グル
ープにおいて同一グループに属する集積回路の前記デー
タ入力線と前記データ出方線とを共用して構成さfた仮
数の回路グループ入出力データバスと、 一万の入力が前記メモリバンクからのデータ出力に接続
され他方の入力が前記複数のメモリバンクを便用する中
央処理装置につながったデータバスに接続されlかっこ
れら入力のいずれが一万を切替選択した出力をこのメモ
リバンクに対応する前記集積回路を含む前記回路グルー
プ入出力データバスに接続するようこれら回路グループ
対応に設けられた仮数の入力切替退択十段と、前記仮数
の回路グループ入出力データバスの出力の一つを切替選
択してこれを@記処理装捕”に接続したデータバスに接
続する出力切替選択手段と、前記回路グループ入出力デ
ータバスからの出力をこのグループに属する前記集積回
路に対応する前記メモリバンクに転送する手段と を含むことを特徴とするデータ系選択回路。[Scope of Claims] A plurality of memory banks, each of which shares a data input line and a data output line, and a plurality of memory banks provided corresponding to each of the mantissa memory banks, each of which shares a data input line and a data output line. A plurality of data control integrated circuits to be shared, and a plurality of integrated circuit groups each consisting of a plurality of the integrated circuits, in which the data input line and the data output line of the integrated circuits belonging to the same group are shared. f and a mantissa circuit group input/output data bus and a data bus having ten thousand inputs connected to data outputs from said memory banks and the other inputs connected to a central processing unit utilizing said plurality of memory banks. A mantissa input switch is provided corresponding to each of these circuit groups so as to connect any of these inputs to the selected output to the input/output data bus of the circuit group containing the integrated circuit corresponding to this memory bank. an output switching selection means for switching and selecting one of the outputs of the circuit group input/output data bus of the mantissa and connecting it to the data bus connected to the processing device; and the circuit group and means for transferring an output from an input/output data bus to the memory bank corresponding to the integrated circuit belonging to this group.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57068471A JPS58186863A (en) | 1982-04-23 | 1982-04-23 | Data system selecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57068471A JPS58186863A (en) | 1982-04-23 | 1982-04-23 | Data system selecting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58186863A true JPS58186863A (en) | 1983-10-31 |
Family
ID=13374632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57068471A Pending JPS58186863A (en) | 1982-04-23 | 1982-04-23 | Data system selecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58186863A (en) |
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JPS5622160A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Data processing system having additional processor |
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1982
- 1982-04-23 JP JP57068471A patent/JPS58186863A/en active Pending
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