JPS58180027A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS58180027A
JPS58180027A JP6253782A JP6253782A JPS58180027A JP S58180027 A JPS58180027 A JP S58180027A JP 6253782 A JP6253782 A JP 6253782A JP 6253782 A JP6253782 A JP 6253782A JP S58180027 A JPS58180027 A JP S58180027A
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JP
Japan
Prior art keywords
etching
opening
opening sections
monitor
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6253782A
Other languages
English (en)
Inventor
Eiji Hashimoto
橋本 永二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP6253782A priority Critical patent/JPS58180027A/ja
Publication of JPS58180027A publication Critical patent/JPS58180027A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に関し、特に高集積度
の半導体集積回路の微細パターンのフォトエツチング工
程に関するものである。
従米の7オトリソプロセスによるノ臂ターン形成および
検査法は次の通シである。tず、シリコン基板表面に成
長したPSG(リンシリケートガラス)19[などにポ
ジ型ホトレジスト展を塗布する。
次に、ベークしてホトレジスト膜を乾燥させた後、露光
・現像し、このホトレノスト膜に開口部を形成する0次
に、現像によって軟化したホトレジスト膜を再びベーク
して乾燥させた後、開口部のたとえばPSG膜をフッ化
水素酸(HF )液などの化学薬品によシエッチングし
、顕微鏡などによシ検査を行う、そして、この検査にお
いてシリコンの地肌が確認されなければ(エツチング終
了が確認されなければ)、ホトレジスト膜を再度ベーク
して乾燥させた後、再度一定時間エツチングを行い、そ
の上で乾燥させて再度顕微鏡での検査を行う、そして、
この検査においてシリコンの地肌り葦りエツチング終了
が確認されなければ、エツチング終了が確認されるまで
前記の工程をぐシ返す。
ところで、高密度化に伴い、PSG膜に形成する開口部
の大きさが、3X3βm以下というように微小化してく
ると、開口部周囲のPSG膜およびホトレジスト膜の壁
により迩ぎられて開口部の底まで光が差し込まないので
、顕微鏡による目視Cはエツチング終了点の確認が困難
となる。
そこで、このような場合、時間管理によるエツチングを
行うことになるが、誤差を加えたエツチング時間とする
から、終了迄の所要時間が長くかかる欠点がある。tた
、オーバーエッチになって横方向へのエツチング量が大
きくなシ、設計値よシも開口部が大きくなることがある
この発明は上記の点KfIiみなされたもので、開口部
が微小化しても、その開口部のエツチングが終了したか
否かの確認を容易に行うことができ、その結果としてエ
ツチング時間の短縮を図ることができるとともに、オー
バーエッチにより開口部が大きくなることを防止できる
半導体装置の製造方法を提供することを目的とする。
以下この発明の実施例を第1図および第2図を参照して
説明する。
第1図囚において、11はシリコン基板、12はその表
面に形成された例えばPSG膜である。
このPSG膜12にコンタクトホール(開口部)を形成
する場合、まず第1図(8)に示すように、?ゾ型ホト
レゾス)@13t−PSG膜12上に塗布する。そして
、このホトレジスト膜13をベークして乾燥させた後、
マスクを通して露光し現像する。
第2図は、前記露光時に使用されるマスク14を示す、
この図に示すように、この場合に使用されるマスク14
は、コンタクトホールに対応する本ノリーン15の外に
1周辺部に、1×1μm。
2X2μm 、3X3μm 、4X4μm 、585μ
mの大小異なるモニタパターン16を異にする。
したがって、このマスク14を用いてホトレジスト膜1
3を露光し現像すると、ホトレゾスト膜13には1本ノ
母ターフ15に対応する開口部の外に、第1図<C)に
示すように、モニタ/ずターン16に対応する開口部1
7が形成される。
次に、現像によって軟化したホトレジスト膜13を再び
ベークして乾燥させた後、そのホトレジスト1i13’
iマスクとしてPSGg12をフッ化水このエツチング
を行うと、PSG膜12には、コンタクトホール開口部
(マスク14の本)譬ターン15によるホトレノストM
13上の開口部に対応する)が形成されると同時に、第
1図のに示すようにモニタパターン開口部1B(マスク
14C)モニタ/童ターン16によるホトレジスト膜1
3上の開口部17に対応する)が形成される。
しかる後、水洗いと乾燥を行った上で、顕微鏡などによ
シ検査を行う、この時、いま、コンタクトホール開口部
が3X3μm以下程度の微小なものであると、その開口
部の底まで光が差し込まないため、エツチングが終了し
たか否かの確認が困難である。しかし、この実施例では
、コンタクトホール開口部の外に、4X4μm%5X5
血の大きさの開口部を含むモニタパターン開口部18が
同時に形成されてhる。4×4μm、5X5μmのモニ
タパターン開口部18は、その開口部の底まで光が差し
込むため、そのエツチング状況を顕微鏡などにより容易
に確認できる。そこで、この場合は、4X4μm、5X
5 μmのモニタパターン開口部18のエツチング状況
から、3×3μm以下のコンタクトホール開口部のエツ
チングが終了したか否かを確認する。そして、コンタク
トホール開口部のエツチングが終了していなければ、ホ
トレジスト膜13を再度ベークして乾燥させた後に、上
記確認よシ得られる時間再度エツチングし、その上で上
abと同様にしてコンタクトホール開口部のエツチング
終了を確認する。
そして、コンタクトホール開口部のエツチングを終了し
たら、最後に第1図(ト)に示すように、過水硫酸また
はグラズマ灰化装置などによりホトレジスト膜13を除
去する。
以上の実施例から明らかなように、この発明の方法は、
開口の対象とする本パターンの外に、それよ多大きいモ
ニタパターンを含むマスクを準備り、 本1”ターフと
同時にモニタパターンのエラチンクラ行イ、モニタノ母
ターン(モニタノ411− ン開ロ部)により本ノ臂タ
ーン(たとえばコンタクトホール開口部)のエツチング
状況1刊定するものでろる。したがって、コンタクトホ
ール開口部が3×3μm以下というように微小化しても
、それより大きいモニタパターン開口部のエツチング状
況から、コンタクトホール開口部のエツチングが終了し
たか否かを確認で惠、その結果としてエツチング時間の
短縮を図ることができるとともに、オー ハエッチによ
り開口部が犬亀くなることを防止できる。
なお、上記実施例では、4X4μm、5X5μmのモニ
タパターン16の外[、IX1μm、2×2μm 、 
3 X 3μmのモニタパターン16もマスク14上に
形成しである。したがって、このマスク14を用いてホ
トレジスト膜13を露光した後現像すれば、IXIμm
、2X2μm、3X3μmの開口部17がホトレジスト
膜13に形成されるようになる。それゆえ、その開口部
17tl−用いて1μm、2μm 、 3μmレベルの
ホトレジスト膜13の開口状態をチェックすることがで
きる。
さらに、ホトレゾスト膜13をマスクとしてPSG膜1
2をエツチングすれば、PSG膜12には、■×1μm
、2X2 μm、3x3μmのモニタパターン開口81
Bが形成される。したがって、光学装置の改良によシ、
これらのモニタノ9ターン開口部18のエツチング状況
を調べることがのエツチング状況によシ、それよシ小さ
いコンタクホール開口部のエツチング状態を確認するこ
とができる。
さらに、マスク14上に複数のモニタパターン16を形
成する際、そのモニタパターン16をたとえば0.5μ
m間隔で形成すれば次のような効果を得ることができる
。すなわち、マスク14上に0.5μm間隔でモニタパ
ターン16を形成しり場合は、そのマスク14を用いて
ホトレジスト膜13を露光した後現像すると、ホトレジ
スト膜13に065μm幅の極細レノストが形成される
。したがって、この極細レジストの潰れ具合をチェック
できる。
【図面の簡単な説明】
第1図はこの発明の半導体装置の製造方法の実施例を説
明するため;の断面図、82図は実施例で用いられるマ
スクを示す平面図である。 11・・・シリコン基板%12・・・PSG膜、13・
・・rr=ジ型ホトレノスト換、14・・・マスク、1
5・・・本ツヤターン、16・・・モニタパターン、1
7・・・開口部、18・・・モニタノ量ターン開口部。 特許出願人  沖1気工業株式会社 第1図 手続補正書 昭和57年9月−3日 特許庁長官着杉和大 殿 1、事件の表示 昭和6γ年 譬 許 願第 62i3γ2、発@O名称 牛導体義置O刺造方法 3、補正をする者 事件との関係     轡 許 出願人(0111)沖
電気工lIi株式金社 4、代理人 5、補正命令の日付  昭和  年  月  日(自発
)6、補正の対象 明細書v*vso詳細な説−の― 嶌 7、補正の内容 捌−ト→→i→ l)@願書8買3行「タホール」を「クトホール」と訂
正する。

Claims (1)

    【特許請求の範囲】
  1. 微細パターンを有する半導体装置の製造方法において、
    開口の対象とする本/4ターンの外に、それよシ大きい
    モニタパターンを含むマスクを準備し、本パターンと同
    時にモニタパターンのエツチングを行い、モニタパター
    ンによシ本パターンのエツチング状況を判定することを
    !!#徴とする半導体装置の製造方法。
JP6253782A 1982-04-16 1982-04-16 半導体装置の製造方法 Pending JPS58180027A (ja)

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JP6253782A JPS58180027A (ja) 1982-04-16 1982-04-16 半導体装置の製造方法

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JPS58180027A true JPS58180027A (ja) 1983-10-21

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4652333A (en) * 1985-06-19 1987-03-24 Honeywell Inc. Etch process monitors for buried heterostructures
US4863548A (en) * 1987-03-21 1989-09-05 Samsung Electronics Co., Ltd. Test pattern for use monitoring variations of critical dimensions of patterns during fabrication of semiconductor devices
US5637186A (en) * 1995-11-22 1997-06-10 United Microelectronics Corporation Method and monitor testsite pattern for measuring critical dimension openings
US5792673A (en) * 1995-01-31 1998-08-11 Yamaha Corporation Monitoring of eching

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