JPS58178566A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS58178566A JPS58178566A JP6188482A JP6188482A JPS58178566A JP S58178566 A JPS58178566 A JP S58178566A JP 6188482 A JP6188482 A JP 6188482A JP 6188482 A JP6188482 A JP 6188482A JP S58178566 A JPS58178566 A JP S58178566A
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- Japan
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- effect transistor
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 abstract description 10
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- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 206010028980 Neoplasm Diseases 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタのゲート保
護ダイオード、特に基板の一方の面にドレイン電極が参
り、他方の面にゲート電極とソース電極があるいわゆる
縦型電界効果トランジスタのゲート保護ダイオードの構
造に関するものであるO 本発明によれば電流特性の優れ九半導体基板展面をドレ
インとするいわゆる縦型電界効果トランジスタにとって
その同一チップ内に絶縁ゲート保躾ダイオード金有する
構造t−提供する。
護ダイオード、特に基板の一方の面にドレイン電極が参
り、他方の面にゲート電極とソース電極があるいわゆる
縦型電界効果トランジスタのゲート保護ダイオードの構
造に関するものであるO 本発明によれば電流特性の優れ九半導体基板展面をドレ
インとするいわゆる縦型電界効果トランジスタにとって
その同一チップ内に絶縁ゲート保躾ダイオード金有する
構造t−提供する。
半導体基板の一方の面(裏面)をドレインとし。
他方のff1(表面)にソースとゲートがある縦型電界
効果トランジスタにおいて、絶縁ゲート電界効果トラン
ジスタ素子チップとは電気的に接続されているが、Aな
るチップ上に形成された従来型のゲート保噛ダイオード
の一例を第1図に示す。
効果トランジスタにおいて、絶縁ゲート電界効果トラン
ジスタ素子チップとは電気的に接続されているが、Aな
るチップ上に形成された従来型のゲート保噛ダイオード
の一例を第1図に示す。
絶縁ゲート型電界効果トランジスタQのドレイン電II
kL)と同一の第1の導電性電極lの上に絶縁基板12
t−介してII2の導電性電極13金もうけ。
kL)と同一の第1の導電性電極lの上に絶縁基板12
t−介してII2の導電性電極13金もうけ。
さらに該第2の導電性電極13の上にビル半導体基板1
4をもうける。P+微半導体基板14にN型半導体領域
4をもうけ1次にP型半導体領域3“をNfJ半導体領
域4をHいかつまたP+型半導体基板14に接する深さ
まで形成し、さらにへ型半導体領域40表面にP+型型
半導体職域5もうけることにより、PL憤職域5P型餉
域14との間でへ型餉域4を介して双方向逆ダイオード
(back t。
4をもうける。P+微半導体基板14にN型半導体領域
4をもうけ1次にP型半導体領域3“をNfJ半導体領
域4をHいかつまたP+型半導体基板14に接する深さ
まで形成し、さらにへ型半導体領域40表面にP+型型
半導体職域5もうけることにより、PL憤職域5P型餉
域14との間でへ型餉域4を介して双方向逆ダイオード
(back t。
back d+ode ) D Dが形成されるOそと
で、p+。
で、p+。
領域5に接する電極8を絶縁ゲート型電界効果トランジ
スタのゲート電極7と接続し、iた電極13をソース電
極9と接続することにより、絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に保護ダイオードが形成さ
れる0 この絶縁ゲート保護ダイオードL)L)を絶縁ゲート型
電界効果トランジスタ9部分と供に等価回路であられす
と第2図のごとくなる。しかし、従来構造では、絶縁ゲ
ート型電界効果トランジスタQテップと保護ダイオード
1)l)チップのニテツプが必要であること、保線ダイ
オードDDfドレイン電極から絶縁するための絶縁層が
必要であること、さらに絶縁ゲート型電界効果トランジ
スタQチップと保護ダイオード1)Dテップとを電気的
につなぐ必要があること等から材料費、加工費がコスト
高になること1組立が複雑にな9品質・信頼性に悪影響
を及ばずこと等の面から好しいtiiiではないO 本発明の目的は低コストで0品質・信頼性の高い絶縁ゲ
ートm電界効果トランジスタのゲート保護ダイオードt
*供することにある。
スタのゲート電極7と接続し、iた電極13をソース電
極9と接続することにより、絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に保護ダイオードが形成さ
れる0 この絶縁ゲート保護ダイオードL)L)を絶縁ゲート型
電界効果トランジスタ9部分と供に等価回路であられす
と第2図のごとくなる。しかし、従来構造では、絶縁ゲ
ート型電界効果トランジスタQテップと保護ダイオード
1)l)チップのニテツプが必要であること、保線ダイ
オードDDfドレイン電極から絶縁するための絶縁層が
必要であること、さらに絶縁ゲート型電界効果トランジ
スタQチップと保護ダイオード1)Dテップとを電気的
につなぐ必要があること等から材料費、加工費がコスト
高になること1組立が複雑にな9品質・信頼性に悪影響
を及ばずこと等の面から好しいtiiiではないO 本発明の目的は低コストで0品質・信頼性の高い絶縁ゲ
ートm電界効果トランジスタのゲート保護ダイオードt
*供することにある。
本発明によれば、半導体基板の一生面にンースおよびゲ
ート電極が設けられ、他の主面にドレイン電極が設けら
れ九電界効果トランジスタにおいて、前記半導体基板の
一部にゲート保護ダイオードが形成されていることを4
1)黴とする電界効果トランジスタを得る。
ート電極が設けられ、他の主面にドレイン電極が設けら
れ九電界効果トランジスタにおいて、前記半導体基板の
一部にゲート保護ダイオードが形成されていることを4
1)黴とする電界効果トランジスタを得る。
本発明による電界効果トランジスタは、好ましくは、ド
レインとなる一導電型の半導体基板の一生面に所定間隔
をもって形成された他導電型の二つの半導体領域と、こ
の半導体領域の中に形成された一導電型のソース領域と
、このソース領域と半導体基板との間の半導体領域表面
上に形成された絶縁層と、この絶縁層上に形成されたゲ
ート電極と、ソース領域に設けられたソース電極と、半
導体基板の他の主面に設けられたドレイン電極、とt有
し、さらに前記半導体領域に形成された一導電型のl1
lilj域と、この第1領域に形成された他導電型のJ
l!2iA域と倉有し、前記半導体領域tノース電極に
接続し、第2領域をゲート電極に接続することにより半
導体領域、第1領域および第2領域でゲート保誦用の双
方向逆ダイオードが設けられたことを%黴とする。
レインとなる一導電型の半導体基板の一生面に所定間隔
をもって形成された他導電型の二つの半導体領域と、こ
の半導体領域の中に形成された一導電型のソース領域と
、このソース領域と半導体基板との間の半導体領域表面
上に形成された絶縁層と、この絶縁層上に形成されたゲ
ート電極と、ソース領域に設けられたソース電極と、半
導体基板の他の主面に設けられたドレイン電極、とt有
し、さらに前記半導体領域に形成された一導電型のl1
lilj域と、この第1領域に形成された他導電型のJ
l!2iA域と倉有し、前記半導体領域tノース電極に
接続し、第2領域をゲート電極に接続することにより半
導体領域、第1領域および第2領域でゲート保誦用の双
方向逆ダイオードが設けられたことを%黴とする。
以下1本発明の実施例につき図面を参照して詳細に説明
する。
する。
本発明の第1の実施例を示す第3図において。
不純物IIIItLlO〜10 cm 程度のへ型
高濃度半導体基板2′の上には不純物濃度10 %1
0”1 程度のN″″を低濃度半導体領域2が設けられ
、この領域2の上部表面に不純物111度lO〜1Oc
IL程度の2Mベース領域3が設けられているーこの領
域3の内部表面に不純物濃度10〜1ocit程度のN
型領域4をもうけられs”fJ領域4の内部表面並びV
cP型領域3の表面とN[領域40表面にまたがって不
純物濃度lO〜lOcIL 程度のP”m ill!i
11度不純物領域5と3′とがそれぞれもうけられて
いるoP”fJM高濃度不純物領域5はゲート電極7に
導体8で接続され、P+ff高濃度不純物領域3′はソ
ース電極9に接続されている。従って、P#+蓋領域5
とP+型領域3′との間でN型領域4を介してfNP″
′構造を有する双方向逆ダイオード(b−ack to
back diode )が形成される。しかも、P
+Wil域3′、N型領域4及びン型領域5それぞれの
不純物濃度及びディメンシーン等を変えれば各種のブレ
ークダウン電圧及び破壊耐量等を有する絶縁ゲート保線
ダイオードが形成出来る。第3図の勢価回路を第4図に
示す。
高濃度半導体基板2′の上には不純物濃度10 %1
0”1 程度のN″″を低濃度半導体領域2が設けられ
、この領域2の上部表面に不純物111度lO〜1Oc
IL程度の2Mベース領域3が設けられているーこの領
域3の内部表面に不純物濃度10〜1ocit程度のN
型領域4をもうけられs”fJ領域4の内部表面並びV
cP型領域3の表面とN[領域40表面にまたがって不
純物濃度lO〜lOcIL 程度のP”m ill!i
11度不純物領域5と3′とがそれぞれもうけられて
いるoP”fJM高濃度不純物領域5はゲート電極7に
導体8で接続され、P+ff高濃度不純物領域3′はソ
ース電極9に接続されている。従って、P#+蓋領域5
とP+型領域3′との間でN型領域4を介してfNP″
′構造を有する双方向逆ダイオード(b−ack to
back diode )が形成される。しかも、P
+Wil域3′、N型領域4及びン型領域5それぞれの
不純物濃度及びディメンシーン等を変えれば各種のブレ
ークダウン電圧及び破壊耐量等を有する絶縁ゲート保線
ダイオードが形成出来る。第3図の勢価回路を第4図に
示す。
以上のように、絶縁ゲート型電界効果トランジスタQと
同一チップ内にゲート保護ダイオードDDが形成出来、
従来型に見られるようなコスト面や品質・信頼性面に対
する悪影響はほとんど取p除くことが出来る。
同一チップ内にゲート保護ダイオードDDが形成出来、
従来型に見られるようなコスト面や品質・信頼性面に対
する悪影響はほとんど取p除くことが出来る。
本発明の第2の実施例を第5図に示す。第2の実施例は
電界遮蔽ベース(シールドベース)の領域3を有するI
J u8 j’h’rに本発明を適用した例である、 本発明の第3の実施例t−第6図に示す。第3の実施力
は電界遮蔽ペース(シールドベース)の領域3を有する
V MJ:3にETに本発明を通用した例である〇 以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造′fr提
供出来る。
電界遮蔽ベース(シールドベース)の領域3を有するI
J u8 j’h’rに本発明を適用した例である、 本発明の第3の実施例t−第6図に示す。第3の実施力
は電界遮蔽ペース(シールドベース)の領域3を有する
V MJ:3にETに本発明を通用した例である〇 以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造′fr提
供出来る。
以上、実施例をへチャンネル型の場合について述べたが
、Pチャンネル型の場合も全く適用可能であることは明
らかである。
、Pチャンネル型の場合も全く適用可能であることは明
らかである。
第1図は従来型の絶縁ゲート保腫ダイオードの断面図、
第2図はその等価回鮎、第3図は本発明の実施例を示す
絶縁ゲート保躾ダイオードの断面図、第4図はその等価
回路図、第5図、第6図は本発明の他の実施例を示す絶
縁ゲート保諌夕゛イオードの断面図である。 l・・・ドレイン電極、2・・・N−型領域、2′・・
へ型基板 2/4・・へ型領域、3.3”・・・P型領
域i′、5*11・・・P+、領域、4・・・N型領域
、6・・へ“型領域。 14・・・P+型基板、7・・・ゲート電極、8・ゲー
ト電極に接続される保−ダイオードの一方の電極、9・
・・ソース電極、10.15・・・絶縁層、12・・・
絶縁基板、13・・・ゲート電極に接続される保繰夕°
イオードの他方の電極、8・・・ソース電極、(j・・
・ゲート電極、D・・・ドレイン電極 S、 D ゛
)0
DD第 1 区 277− 第2図 g DD / i ( ) 第3k 第4図 第5図 第6図 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和57年物 軒 願第6188
4号2、発制の名称 電界効果トランジスタ3、補
正をする者 事件との関係 出 願 人東京都港区芝/
i I−1433番l>;−4、代理人 5、補正の対象 図面 6 補正の内容 区間の第6図を添附図面と差しかえる。 7 添附書類 図面(第6図) 1通
第2図はその等価回鮎、第3図は本発明の実施例を示す
絶縁ゲート保躾ダイオードの断面図、第4図はその等価
回路図、第5図、第6図は本発明の他の実施例を示す絶
縁ゲート保諌夕゛イオードの断面図である。 l・・・ドレイン電極、2・・・N−型領域、2′・・
へ型基板 2/4・・へ型領域、3.3”・・・P型領
域i′、5*11・・・P+、領域、4・・・N型領域
、6・・へ“型領域。 14・・・P+型基板、7・・・ゲート電極、8・ゲー
ト電極に接続される保−ダイオードの一方の電極、9・
・・ソース電極、10.15・・・絶縁層、12・・・
絶縁基板、13・・・ゲート電極に接続される保繰夕°
イオードの他方の電極、8・・・ソース電極、(j・・
・ゲート電極、D・・・ドレイン電極 S、 D ゛
)0
DD第 1 区 277− 第2図 g DD / i ( ) 第3k 第4図 第5図 第6図 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和57年物 軒 願第6188
4号2、発制の名称 電界効果トランジスタ3、補
正をする者 事件との関係 出 願 人東京都港区芝/
i I−1433番l>;−4、代理人 5、補正の対象 図面 6 補正の内容 区間の第6図を添附図面と差しかえる。 7 添附書類 図面(第6図) 1通
Claims (1)
- 半導体基板の一主面に設けられたソースおよびゲートと
、他の主面に設けられたドレインとを有する電界効果ト
ランジスタにおいて、前記半導体基板の一部にゲート保
護用ダイオードが形成されていることを特徴とする電界
効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6188482A JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6188482A JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58178566A true JPS58178566A (ja) | 1983-10-19 |
Family
ID=13184010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6188482A Pending JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58178566A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
US20220102549A1 (en) * | 2020-09-30 | 2022-03-31 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
-
1982
- 1982-04-14 JP JP6188482A patent/JPS58178566A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
US20220102549A1 (en) * | 2020-09-30 | 2022-03-31 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
EP3979331A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp region |
US11876133B2 (en) | 2020-09-30 | 2024-01-16 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
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