JPS58178566A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS58178566A JPS58178566A JP6188482A JP6188482A JPS58178566A JP S58178566 A JPS58178566 A JP S58178566A JP 6188482 A JP6188482 A JP 6188482A JP 6188482 A JP6188482 A JP 6188482A JP S58178566 A JPS58178566 A JP S58178566A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 abstract description 10
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- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 206010028980 Neoplasm Diseases 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタのゲート保
護ダイオード、特に基板の一方の面にドレイン電極が参
り、他方の面にゲート電極とソース電極があるいわゆる
縦型電界効果トランジスタのゲート保護ダイオードの構
造に関するものであるＯ 本発明によれば電流特性の優れ九半導体基板展面をドレ
インとするいわゆる縦型電界効果トランジスタにとって
その同一チップ内に絶縁ゲート保躾ダイオード金有する
構造ｔ−提供する。
護ダイオード、特に基板の一方の面にドレイン電極が参
り、他方の面にゲート電極とソース電極があるいわゆる
縦型電界効果トランジスタのゲート保護ダイオードの構
造に関するものであるＯ 本発明によれば電流特性の優れ九半導体基板展面をドレ
インとするいわゆる縦型電界効果トランジスタにとって
その同一チップ内に絶縁ゲート保躾ダイオード金有する
構造ｔ−提供する。
半導体基板の一方の面（裏面）をドレインとし。
他方のｆｆ１（表面）にソースとゲートがある縦型電界
効果トランジスタにおいて、絶縁ゲート電界効果トラン
ジスタ素子チップとは電気的に接続されているが、Ａな
るチップ上に形成された従来型のゲート保噛ダイオード
の一例を第１図に示す。
効果トランジスタにおいて、絶縁ゲート電界効果トラン
ジスタ素子チップとは電気的に接続されているが、Ａな
るチップ上に形成された従来型のゲート保噛ダイオード
の一例を第１図に示す。
絶縁ゲート型電界効果トランジスタＱのドレイン電ＩＩ
ｋＬ）と同一の第１の導電性電極ｌの上に絶縁基板１２
ｔ−介してＩＩ２の導電性電極１３金もうけ。
ｋＬ）と同一の第１の導電性電極ｌの上に絶縁基板１２
ｔ−介してＩＩ２の導電性電極１３金もうけ。
さらに該第２の導電性電極１３の上にビル半導体基板１
４をもうける。Ｐ＋微半導体基板１４にＮ型半導体領域
４をもうけ１次にＰ型半導体領域３“をＮｆＪ半導体領
域４をＨいかつまたＰ＋型半導体基板１４に接する深さ
まで形成し、さらにへ型半導体領域４０表面にＰ＋型型
半導体職域５もうけることにより、ＰＬ憤職域５Ｐ型餉
域１４との間でへ型餉域４を介して双方向逆ダイオード
（ｂａｃｋ ｔ。
４をもうける。Ｐ＋微半導体基板１４にＮ型半導体領域
４をもうけ１次にＰ型半導体領域３“をＮｆＪ半導体領
域４をＨいかつまたＰ＋型半導体基板１４に接する深さ
まで形成し、さらにへ型半導体領域４０表面にＰ＋型型
半導体職域５もうけることにより、ＰＬ憤職域５Ｐ型餉
域１４との間でへ型餉域４を介して双方向逆ダイオード
（ｂａｃｋ ｔ。
ｂａｃｋ ｄ＋ｏｄｅ ） Ｄ Ｄが形成されるＯそと
で、ｐ＋。
で、ｐ＋。
領域５に接する電極８を絶縁ゲート型電界効果トランジ
スタのゲート電極７と接続し、ｉた電極１３をソース電
極９と接続することにより、絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に保護ダイオードが形成さ
れる０ この絶縁ゲート保護ダイオードＬ）Ｌ）を絶縁ゲート型
電界効果トランジスタ９部分と供に等価回路であられす
と第２図のごとくなる。しかし、従来構造では、絶縁ゲ
ート型電界効果トランジスタＱテップと保護ダイオード
１）ｌ）チップのニテツプが必要であること、保線ダイ
オードＤＤｆドレイン電極から絶縁するための絶縁層が
必要であること、さらに絶縁ゲート型電界効果トランジ
スタＱチップと保護ダイオード１）Ｄテップとを電気的
につなぐ必要があること等から材料費、加工費がコスト
高になること１組立が複雑にな９品質・信頼性に悪影響
を及ばずこと等の面から好しいｔｉｉｉではないＯ 本発明の目的は低コストで０品質・信頼性の高い絶縁ゲ
ートｍ電界効果トランジスタのゲート保護ダイオードｔ
＊供することにある。
スタのゲート電極７と接続し、ｉた電極１３をソース電
極９と接続することにより、絶縁ゲート型電界効果トラ
ンジスタのゲート・ソース間に保護ダイオードが形成さ
れる０ この絶縁ゲート保護ダイオードＬ）Ｌ）を絶縁ゲート型
電界効果トランジスタ９部分と供に等価回路であられす
と第２図のごとくなる。しかし、従来構造では、絶縁ゲ
ート型電界効果トランジスタＱテップと保護ダイオード
１）ｌ）チップのニテツプが必要であること、保線ダイ
オードＤＤｆドレイン電極から絶縁するための絶縁層が
必要であること、さらに絶縁ゲート型電界効果トランジ
スタＱチップと保護ダイオード１）Ｄテップとを電気的
につなぐ必要があること等から材料費、加工費がコスト
高になること１組立が複雑にな９品質・信頼性に悪影響
を及ばずこと等の面から好しいｔｉｉｉではないＯ 本発明の目的は低コストで０品質・信頼性の高い絶縁ゲ
ートｍ電界効果トランジスタのゲート保護ダイオードｔ
＊供することにある。
本発明によれば、半導体基板の一生面にンースおよびゲ
ート電極が設けられ、他の主面にドレイン電極が設けら
れ九電界効果トランジスタにおいて、前記半導体基板の
一部にゲート保護ダイオードが形成されていることを４
１）黴とする電界効果トランジスタを得る。
ート電極が設けられ、他の主面にドレイン電極が設けら
れ九電界効果トランジスタにおいて、前記半導体基板の
一部にゲート保護ダイオードが形成されていることを４
１）黴とする電界効果トランジスタを得る。
本発明による電界効果トランジスタは、好ましくは、ド
レインとなる一導電型の半導体基板の一生面に所定間隔
をもって形成された他導電型の二つの半導体領域と、こ
の半導体領域の中に形成された一導電型のソース領域と
、このソース領域と半導体基板との間の半導体領域表面
上に形成された絶縁層と、この絶縁層上に形成されたゲ
ート電極と、ソース領域に設けられたソース電極と、半
導体基板の他の主面に設けられたドレイン電極、とｔ有
し、さらに前記半導体領域に形成された一導電型のｌ１
ｌｉｌｊ域と、この第１領域に形成された他導電型のＪ
ｌ！２ｉＡ域と倉有し、前記半導体領域ｔノース電極に
接続し、第２領域をゲート電極に接続することにより半
導体領域、第１領域および第２領域でゲート保誦用の双
方向逆ダイオードが設けられたことを％黴とする。
レインとなる一導電型の半導体基板の一生面に所定間隔
をもって形成された他導電型の二つの半導体領域と、こ
の半導体領域の中に形成された一導電型のソース領域と
、このソース領域と半導体基板との間の半導体領域表面
上に形成された絶縁層と、この絶縁層上に形成されたゲ
ート電極と、ソース領域に設けられたソース電極と、半
導体基板の他の主面に設けられたドレイン電極、とｔ有
し、さらに前記半導体領域に形成された一導電型のｌ１
ｌｉｌｊ域と、この第１領域に形成された他導電型のＪ
ｌ！２ｉＡ域と倉有し、前記半導体領域ｔノース電極に
接続し、第２領域をゲート電極に接続することにより半
導体領域、第１領域および第２領域でゲート保誦用の双
方向逆ダイオードが設けられたことを％黴とする。
以下１本発明の実施例につき図面を参照して詳細に説明
する。
する。
本発明の第１の実施例を示す第３図において。
不純物ＩＩＩＩｔＬｌＯ〜１０ ｃｍ 程度のへ型
高濃度半導体基板２′の上には不純物濃度１０ ％１
０”１ 程度のＮ″″を低濃度半導体領域２が設けられ
、この領域２の上部表面に不純物１１１度ｌＯ〜１Ｏｃ
ＩＬ程度の２Ｍベース領域３が設けられているーこの領
域３の内部表面に不純物濃度１０〜１ｏｃｉｔ程度のＮ
型領域４をもうけられｓ”ｆＪ領域４の内部表面並びＶ
ｃＰ型領域３の表面とＮ［領域４０表面にまたがって不
純物濃度ｌＯ〜ｌＯｃＩＬ 程度のＰ”ｍ ｉｌｌ！ｉ
１１度不純物領域５と３′とがそれぞれもうけられて
いるｏＰ”ｆＪＭ高濃度不純物領域５はゲート電極７に
導体８で接続され、Ｐ＋ｆｆ高濃度不純物領域３′はソ
ース電極９に接続されている。従って、Ｐ＃＋蓋領域５
とＰ＋型領域３′との間でＮ型領域４を介してｆＮＰ″
′構造を有する双方向逆ダイオード（ｂ−ａｃｋ ｔｏ
ｂａｃｋ ｄｉｏｄｅ ）が形成される。しかも、Ｐ
＋Ｗｉｌ域３′、Ｎ型領域４及びン型領域５それぞれの
不純物濃度及びディメンシーン等を変えれば各種のブレ
ークダウン電圧及び破壊耐量等を有する絶縁ゲート保線
ダイオードが形成出来る。第３図の勢価回路を第４図に
示す。
高濃度半導体基板２′の上には不純物濃度１０ ％１
０”１ 程度のＮ″″を低濃度半導体領域２が設けられ
、この領域２の上部表面に不純物１１１度ｌＯ〜１Ｏｃ
ＩＬ程度の２Ｍベース領域３が設けられているーこの領
域３の内部表面に不純物濃度１０〜１ｏｃｉｔ程度のＮ
型領域４をもうけられｓ”ｆＪ領域４の内部表面並びＶ
ｃＰ型領域３の表面とＮ［領域４０表面にまたがって不
純物濃度ｌＯ〜ｌＯｃＩＬ 程度のＰ”ｍ ｉｌｌ！ｉ
１１度不純物領域５と３′とがそれぞれもうけられて
いるｏＰ”ｆＪＭ高濃度不純物領域５はゲート電極７に
導体８で接続され、Ｐ＋ｆｆ高濃度不純物領域３′はソ
ース電極９に接続されている。従って、Ｐ＃＋蓋領域５
とＰ＋型領域３′との間でＮ型領域４を介してｆＮＰ″
′構造を有する双方向逆ダイオード（ｂ−ａｃｋ ｔｏ
ｂａｃｋ ｄｉｏｄｅ ）が形成される。しかも、Ｐ
＋Ｗｉｌ域３′、Ｎ型領域４及びン型領域５それぞれの
不純物濃度及びディメンシーン等を変えれば各種のブレ
ークダウン電圧及び破壊耐量等を有する絶縁ゲート保線
ダイオードが形成出来る。第３図の勢価回路を第４図に
示す。
以上のように、絶縁ゲート型電界効果トランジスタＱと
同一チップ内にゲート保護ダイオードＤＤが形成出来、
従来型に見られるようなコスト面や品質・信頼性面に対
する悪影響はほとんど取ｐ除くことが出来る。
同一チップ内にゲート保護ダイオードＤＤが形成出来、
従来型に見られるようなコスト面や品質・信頼性面に対
する悪影響はほとんど取ｐ除くことが出来る。
本発明の第２の実施例を第５図に示す。第２の実施例は
電界遮蔽ベース（シールドベース）の領域３を有するＩ
Ｊ ｕ８ ｊ’ｈ’ｒに本発明を適用した例である、 本発明の第３の実施例ｔ−第６図に示す。第３の実施力
は電界遮蔽ペース（シールドベース）の領域３を有する
Ｖ ＭＪ：３にＥＴに本発明を通用した例である〇 以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造′ｆｒ提
供出来る。
電界遮蔽ベース（シールドベース）の領域３を有するＩ
Ｊ ｕ８ ｊ’ｈ’ｒに本発明を適用した例である、 本発明の第３の実施例ｔ−第６図に示す。第３の実施力
は電界遮蔽ペース（シールドベース）の領域３を有する
Ｖ ＭＪ：３にＥＴに本発明を通用した例である〇 以上説明したように本発明によればいわゆる縦型構造を
有する絶縁ゲート型電界効果トランジスタの正常動作を
阻害することのないゲート保護ダイオード構造′ｆｒ提
供出来る。
以上、実施例をへチャンネル型の場合について述べたが
、Ｐチャンネル型の場合も全く適用可能であることは明
らかである。
、Ｐチャンネル型の場合も全く適用可能であることは明
らかである。
第１図は従来型の絶縁ゲート保腫ダイオードの断面図、
第２図はその等価回鮎、第３図は本発明の実施例を示す
絶縁ゲート保躾ダイオードの断面図、第４図はその等価
回路図、第５図、第６図は本発明の他の実施例を示す絶
縁ゲート保諌夕゛イオードの断面図である。 ｌ・・・ドレイン電極、２・・・Ｎ−型領域、２′・・
へ型基板 ２／４・・へ型領域、３．３”・・・Ｐ型領
域ｉ′、５＊１１・・・Ｐ＋、領域、４・・・Ｎ型領域
、６・・へ“型領域。 １４・・・Ｐ＋型基板、７・・・ゲート電極、８・ゲー
ト電極に接続される保−ダイオードの一方の電極、９・
・・ソース電極、１０．１５・・・絶縁層、１２・・・
絶縁基板、１３・・・ゲート電極に接続される保繰夕°
イオードの他方の電極、８・・・ソース電極、（ｊ・・
・ゲート電極、Ｄ・・・ドレイン電極 Ｓ、 Ｄ ゛
）０
ＤＤ第 １ 区 ２７７− 第２図 ｇ ＤＤ ／ ｉ （ ） 第３ｋ 第４図 第５図 第６図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５７年物 軒 願第６１８８
４号２、発制の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝／
ｉ Ｉ−１４３３番ｌ＞；−４、代理人 ５、補正の対象 図面 ６ 補正の内容 区間の第６図を添附図面と差しかえる。 ７ 添附書類 図面（第６図） １通
第２図はその等価回鮎、第３図は本発明の実施例を示す
絶縁ゲート保躾ダイオードの断面図、第４図はその等価
回路図、第５図、第６図は本発明の他の実施例を示す絶
縁ゲート保諌夕゛イオードの断面図である。 ｌ・・・ドレイン電極、２・・・Ｎ−型領域、２′・・
へ型基板 ２／４・・へ型領域、３．３”・・・Ｐ型領
域ｉ′、５＊１１・・・Ｐ＋、領域、４・・・Ｎ型領域
、６・・へ“型領域。 １４・・・Ｐ＋型基板、７・・・ゲート電極、８・ゲー
ト電極に接続される保−ダイオードの一方の電極、９・
・・ソース電極、１０．１５・・・絶縁層、１２・・・
絶縁基板、１３・・・ゲート電極に接続される保繰夕°
イオードの他方の電極、８・・・ソース電極、（ｊ・・
・ゲート電極、Ｄ・・・ドレイン電極 Ｓ、 Ｄ ゛
）０
ＤＤ第 １ 区 ２７７− 第２図 ｇ ＤＤ ／ ｉ （ ） 第３ｋ 第４図 第５図 第６図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和５７年物 軒 願第６１８８
４号２、発制の名称 電界効果トランジスタ３、補
正をする者 事件との関係 出 願 人東京都港区芝／
ｉ Ｉ−１４３３番ｌ＞；−４、代理人 ５、補正の対象 図面 ６ 補正の内容 区間の第６図を添附図面と差しかえる。 ７ 添附書類 図面（第６図） １通
Claims (1)
- 半導体基板の一主面に設けられたソースおよびゲートと
、他の主面に設けられたドレインとを有する電界効果ト
ランジスタにおいて、前記半導体基板の一部にゲート保
護用ダイオードが形成されていることを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188482A JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188482A JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178566A true JPS58178566A (ja) | 1983-10-19 |
Family
ID=13184010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6188482A Pending JPS58178566A (ja) | 1982-04-14 | 1982-04-14 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
| CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
| US20220102549A1 (en) * | 2020-09-30 | 2022-03-31 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
-
1982
- 1982-04-14 JP JP6188482A patent/JPS58178566A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204988A (en) * | 1990-07-16 | 1993-04-20 | Fuji Electic Co., Ltd. | Mos semiconductor device having a surge protecting element |
| CN109192774A (zh) * | 2018-09-06 | 2019-01-11 | 江苏中科君芯科技有限公司 | 栅极双箝位的igbt器件 |
| US20220102549A1 (en) * | 2020-09-30 | 2022-03-31 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
| EP3979331A1 (en) * | 2020-09-30 | 2022-04-06 | Infineon Technologies AG | Silicon carbide device with transistor cell and clamp region |
| US11876133B2 (en) | 2020-09-30 | 2024-01-16 | Infineon Technologies Ag | Silicon carbide device with transistor cell and clamp region |
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