JPS58175200A - Checking system of storage system - Google Patents
Checking system of storage systemInfo
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- JPS58175200A JPS58175200A JP57058808A JP5880882A JPS58175200A JP S58175200 A JPS58175200 A JP S58175200A JP 57058808 A JP57058808 A JP 57058808A JP 5880882 A JP5880882 A JP 5880882A JP S58175200 A JPS58175200 A JP S58175200A
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- write data
- bit
- error correction
- storage device
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Abstract
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は記憶システムにおける誤り訂正回路のチェック
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a checking method for error correction circuits in storage systems.
一般に、誤り訂正回路が正常に動作するか否かをチェッ
クするには、データ部又は誤り訂正コード部のいずれか
を誤らせて書込ませ、読出しデータにてその誤りが正し
く検出され、かつ訂正されるか否かをチェックすればよ
い。Generally, to check whether an error correction circuit operates normally, write an error in either the data section or the error correction code section, and make sure that the error is correctly detected in the read data and corrected. Just check whether it is done or not.
しかし、十分なチェックを行うにはデータ部及び誤り訂
正コード部の任意のビットについてその値を反転する回
路が必要となり、金物量を多く J・要とする欠点があ
った。(即ち、ビット位置を指定するためのレジスタ、
そのレジスタの内容をデコードするデコーダ、及びEO
Rゲートなどが必要)
〔発明の目的〕
本発明の目的は、任意のビットについてのチェックを簡
単な回路で可能とすることにある。However, in order to perform a sufficient check, a circuit is required to invert the value of any bit in the data section and error correction code section, which has the drawback of requiring a large amount of hardware. (i.e., a register for specifying the bit position,
a decoder that decodes the contents of that register, and an EO
(Requires R gate, etc.) [Object of the Invention] An object of the present invention is to enable checking of arbitrary bits with a simple circuit.
また、aは書込みデータをオール“0−するための信号
5 bは書込みデータをオール“1″とするための信号
である。Further, a is a signal 5 for setting the write data to all "0-", and b is a signal for setting the write data to all "1".
さらに、第2図はゲート回路の一実施例回路図であり、
21.21.・−・はANDゲート、 22.22.
山はORゲートである。Furthermore, FIG. 2 is a circuit diagram of one embodiment of the gate circuit,
21.21. ... is an AND gate, 22.22.
The mountain is an OR gate.
通常の使用時には、aは論理“l”、bは論理“0”で
あり、書込みデータはそのまま記憶装置4に入力される
。During normal use, a is at logic "1" and b is at logic "0", and the write data is input to the storage device 4 as is.
チェック時には2例えばビット0をチェックするには、
書込みデータ・レジスタlにビット0のみがθ′で他の
ビットは“ビであるデータをセットしておき、bt−論
理″1”として書込みを行わせる。誤り訂正コード作成
回路3はビット0のみが“O”で他のビ・7トは1°で
あるデータに対するコードを作成し、それが記憶装置4
に書込まれる。一方、実際に記憶装置4に書込まれるデ
ータはオール“1″であるから、結果的には書込みデー
タのビット0のみを反転して書込んだことと等価となる
。2 when checking For example, to check bit 0,
Set data in which only bit 0 is θ' and other bits are "bi" in the write data register l, and write as bt-logic "1".The error correction code generation circuit 3 only has bit 0. is “O” and the other bits are 1°, and it is stored in storage device 4.
written to. On the other hand, since the data actually written to the storage device 4 is all "1", the result is equivalent to inverting and writing only bit 0 of the write data.
読出しデータに誤りが有るか否か、及びどのビットに誤
りが生しているかは、誤り訂正回路で作成されるシンド
ロームを見ることにより9判明する。よってそのピント
位置が前記反転した(等価的に)ビットと一致するか否
かを調べれば、誤り訂正回路の動作チェックをすること
ができる。Whether or not there is an error in the read data and in which bit the error occurs can be determined by looking at the syndrome created by the error correction circuit. Therefore, by checking whether the focus position matches (equivalently) the inverted bit, the operation of the error correction circuit can be checked.
以下同様にして、任意のデータ・ビットについてそのビ
ットのみが“0″又は“1″である書込みデータを書込
みデータ・レジスタ1にセントし。Thereafter, write data in which only the arbitrary data bit is "0" or "1" is sent to the write data register 1 in the same manner.
さらにaまたはbを操作することにより、任意の1ビツ
トのみを反転させたと同様なチェックが可能となる。Furthermore, by manipulating a or b, it becomes possible to perform a check similar to inverting only one arbitrary bit.
以上のような書込みデータ・レジスタlへのデータのセ
ントや、信号aまたはbを操作することはマイクロ・プ
ログラム制御によって容易に実行可能である。Writing data to write data register l and manipulating signal a or b as described above can be easily executed by microprogram control.
以上のとうり1本発明によれば第2図のような簡単なゲ
ート回路を設けることにより、誤り訂正回路のビット毎
のチェックが可能であり、記憶システムのコスト・アン
プを防止するとともに、十分なRAS機能を持たせるこ
とを可能とする。According to the present invention, by providing a simple gate circuit as shown in FIG. 2, it is possible to check each bit of the error correction circuit. This makes it possible to have a RAS function.
十1図は本発明における記憶システムの一実施例ブロッ
ク図であり、lは書込みデータ・レジスタ。
2はゲート回路、3は誤り訂正コード作成回路。
4は記憶装置55は誤り訂正回路、6は読出しデータ・
レジスタである。
第2図はゲート回路の一実施例回路図であり。
21、21.−−・はANDゲート、 22.、22.
−はORゲートである。
(5)
躬 1 図
第 Z 図FIG. 11 is a block diagram of an embodiment of the storage system according to the present invention, where l is a write data register. 2 is a gate circuit, and 3 is an error correction code generation circuit. 4 is a storage device 55 which is an error correction circuit, 6 is a read data
It is a register. FIG. 2 is a circuit diagram of one embodiment of the gate circuit. 21, 21. --・ is an AND gate, 22. , 22.
- is an OR gate. (5) Error 1 Figure Z
Claims (1)
の内容に対する誤り訂正コードを作成する誤り訂正コー
ド作成回路と、前記書込みデータと前記誤り訂正コート
とを対にして記憶する記憶装置と、該記憶装置からの読
出しデータに対して誤り訂正を行う誤り訂正回路とを有
する記憶システムにおいて。 前記書込みデータ・レジスタと前記記憶装置との間に、
書込みデータを強制的にオール“0”。 又はオール“l”にするゲート回路を設け、前記書込み
データ・レジスタにオール“o′、又はオール“O”以
外の所定のデータをセントし、前記ゲート回路により書
込みデータをオール“0″。 又はオール“1”として書込みを行わせることにより、
前記記憶装置に対してデータ部と誤り訂正コード部との
対応を誤らせて書込ませ、もって誤り訂正回路の動作を
チェックすることを特徴とする記憶システムのチェック
方式。[Scope of Claims] A write data register, an error correction code creation circuit that creates an error correction code for the contents of the write data register, and a storage device that stores the write data and the error correction code as a pair. and an error correction circuit that performs error correction on data read from the storage device. between the write data register and the storage device;
Force all write data to “0”. Alternatively, a gate circuit is provided to set all "L", and all "O'" or predetermined data other than all "O" is sent to the write data register, and the write data is set to all "0" by the gate circuit. By writing as all “1”,
A checking method for a storage system, characterized in that the operation of an error correction circuit is checked by causing the storage device to write data with an incorrect correspondence between a data section and an error correction code section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57058808A JPS58175200A (en) | 1982-04-08 | 1982-04-08 | Checking system of storage system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57058808A JPS58175200A (en) | 1982-04-08 | 1982-04-08 | Checking system of storage system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58175200A true JPS58175200A (en) | 1983-10-14 |
JPS6235703B2 JPS6235703B2 (en) | 1987-08-03 |
Family
ID=13094897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57058808A Granted JPS58175200A (en) | 1982-04-08 | 1982-04-08 | Checking system of storage system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58175200A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61139857A (en) * | 1984-12-12 | 1986-06-27 | Fujitsu Ltd | Inspection system for memory circuit |
JPH0414149A (en) * | 1990-05-08 | 1992-01-20 | Yamatake Honeywell Co Ltd | Test device for parity check circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5294744A (en) * | 1976-02-04 | 1977-08-09 | Hitachi Ltd | Diagnosis system for error detection and correction circuits |
JPS5425637A (en) * | 1977-07-29 | 1979-02-26 | Fujitsu Ltd | Memory unit |
-
1982
- 1982-04-08 JP JP57058808A patent/JPS58175200A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5294744A (en) * | 1976-02-04 | 1977-08-09 | Hitachi Ltd | Diagnosis system for error detection and correction circuits |
JPS5425637A (en) * | 1977-07-29 | 1979-02-26 | Fujitsu Ltd | Memory unit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61139857A (en) * | 1984-12-12 | 1986-06-27 | Fujitsu Ltd | Inspection system for memory circuit |
JPH0414149A (en) * | 1990-05-08 | 1992-01-20 | Yamatake Honeywell Co Ltd | Test device for parity check circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS6235703B2 (en) | 1987-08-03 |
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