JPS6125259A - Rewriting control system of memory - Google Patents
Rewriting control system of memoryInfo
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- JPS6125259A JPS6125259A JP14421084A JP14421084A JPS6125259A JP S6125259 A JPS6125259 A JP S6125259A JP 14421084 A JP14421084 A JP 14421084A JP 14421084 A JP14421084 A JP 14421084A JP S6125259 A JPS6125259 A JP S6125259A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリを使用した記憶装置に係り、特
にそのソフトエラーの修復に好適な再書込制御方式に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a storage device using a semiconductor memory, and particularly to a rewrite control method suitable for repairing soft errors thereof.
半導体メモリを使用した記憶装置からの読出しにおいて
、誤−り訂正可能なエラーが検出された時、ソフトエラ
ーの修復のために、誤り訂正した読出情報な再書゛込情
報として、前記記憶装置のエラーが検出された当該アド
レスに再書込みすることは、広く一般に行われている。When a correctable error is detected during reading from a storage device using a semiconductor memory, the error-corrected read information is used as rewrite information to repair the soft error. Rewriting to the address where an error has been detected is widely and generally performed.
この再書込みは、まずエラーの生じたアドレスに対して
読出要求を出し、訂正されたデータを書込み要求によっ
て書込むものである。この場合前記再書地情報を生成す
るための読出情報の読出しから、前記再書込みまでの間
に前記当該アドレスの書替えが行われないように制御す
る必要がある。このため、従来は、誤り訂正可能なエラ
ーが検出されると、前記記憶装置への他の要求を全て禁
止し、再度、前記当該アドレスからの読出しと、前記書
込みを行っていた。従来のこのような再書込制御方式で
は、前記一連の再読出し一再書込みが終了するまで、記
憶装置を使用す゛ることかできないため、記憶装置を共
有しているいくつかの処理装置(例えば、演算処理装置
や入出力処理装置など)において、処理の中断が生じて
しまう。In this rewriting, a read request is first issued to the address where the error has occurred, and corrected data is written in using a write request. In this case, it is necessary to control the address so that it is not rewritten between the time when the readout information for generating the rewrite location information is read and the time when the rewrite is performed. For this reason, conventionally, when a correctable error is detected, all other requests to the storage device are prohibited, and reading from the address and writing are performed again. In the conventional rewrite control method, the storage device cannot be used until the series of rereading and rewriting is completed. (processing device, input/output processing device, etc.), processing may be interrupted.
本発明は、従来のこのような問題を低減したソフトエラ
ーの修復に好適な再書込制御方式を提供することにある
。An object of the present invention is to provide a rewrite control method suitable for repairing soft errors that reduces such conventional problems.
本発明は、部分書込指定信号により書込情報と読出情報
とを併合して書込みを行う部分書込制御回路を有する記
憶装置において、読出情報を選択するように前記部分書
込指定信号を制御する手段と、全ての部分書込指定信号
が読出情報を選択するように指定された書込動作要求に
より、前記部分書込制御回路を起動する手段とを有する
ことにより、誤り訂正可能なエラーが検出された時、読
出情報を選択するように全ての部分書込指定信号を制御
して、再書込みを行うことを特徴とするものである。The present invention provides a storage device having a partial write control circuit that performs writing by merging write information and read information using a partial write designation signal, in which the partial write designation signal is controlled to select read information. and means for activating the partial write control circuit in response to a write operation request in which all partial write designation signals select read information. When detected, all partial write designation signals are controlled to select read information, and rewriting is performed.
以下、本発明の一実施例を第1図により説明する。本図
において、1は記憶装置に対する読出要求レジスタ、2
は書込要求レジスタである。An embodiment of the present invention will be described below with reference to FIG. In this figure, 1 is a read request register for the storage device; 2 is a read request register for the storage device;
is the write request register.
3は読出情報選択制御レジスタ、4はMOゲートを示し
、レジスタ3とに山ゲート4により。Reference numeral 3 indicates a read information selection control register, and 4 indicates an MO gate.
読出情報を選択するように8ビツトの部分書込指定信号
がそれぞれ制御される。5は8ビツトの部分書込指定信
号レジスタ、6〜7および10゜12はANDゲート、
8はORゲート、9はNORゲート、11はNANDゲ
ート、13は読出制御回路、14は全書込制御回路、1
5は部分書込制御回路を示す。ここで、読出制御回路1
3は読出要求レジスタ1により起動され、全書込制御回
路14は部分書込指定信号レジスタ5が全て1′のとき
。Eight-bit partial write designation signals are controlled to select read information. 5 is an 8-bit partial write designation signal register, 6 to 7 and 10°12 are AND gates,
8 is an OR gate, 9 is a NOR gate, 11 is a NAND gate, 13 is a read control circuit, 14 is a full write control circuit, 1
5 indicates a partial write control circuit. Here, read control circuit 1
3 is activated by the read request register 1, and the full write control circuit 14 is activated when the partial write designation signal register 5 is all 1'.
ゲート6〜7を介して書込要求レジスタ2により起動さ
れる。部分書込制御回路15は部分書込指定信号レジス
タ5が1つ以上゛1′で、かつ1つ以上゛0′のときゲ
ート8〜10を介して書込要求レジスタ2により、また
部分書込指定信号レジスタ5が、全て、0′のときゲー
ト11〜12を介して書込要求レジスタ2Vcより起動
される。また、16は8バイト(72ビツト)の書込情
報レジスタ、17は部分書込併合回路、18は符号化回
路、19はメモリアレイ、20は8バイト(72ビツト
)の読出情報レジスタ、21は復号化回路を示している
。部分書込併合回路17は、当該バイトの部分書込指定
信号レジスタ51Cより、各バイト毎に書込情報レジス
タ16の書込情報と、復号化回路21を介した読出情報
の一方を選択する。本実施例では、部分書込指定信号レ
ジスタ5が1′のとき、書込情報が、0′のとき読出情
報が選択される。読出制御回路15は、メモリアレイ1
9と読出情報レジスタ20、復号化回路21を活性化し
て読出動作を実行する。全書込制御回路14は部分書込
併合回路17、符号化回路18とメモリアレイ19を活
性化するとともに、メモリアレイ1qvc書込指令(以
下能)を発行して全書込動作を実行する。部分書込制御
回路15は、メモリアレイ19と読出情報レジスタ20
、復号化回路21、部分書込併合回路17.符号化回路
18を活性化するとともに、メモリアレイ196CWE
を発行して部分書込動作を実行する。さて、第1図にお
いて、メモリアレイ19からの読出しで、誤り訂正可能
なエラーが復号化回路21で検出されると、処理装置(
図示せず)のマイクロプログラム等により、読出情報選
択制御レジスタ3と、書込要求レジスタ2が′1′ニセ
ットされ、エラーが検出された当該アドレスへの再書込
みが指令される。このとき、部分書込指定信号は、読出
情報選択制御レジスタ5vcより、ANDNOゲート閉
じらi、8ビツト全てが0′となりて部分書込指定信号
レジスタ5Vcセツトされる。その結果、ゲート11〜
12を介して部分書込制御回路15が起動されて、部分
書込動作が実行される。このとき部分書込併合回路17
では、部分書込指定信号レジスタ5が、全て0′なので
、復号化回路21を介した読出情報8バイトのみが選択
されて符号化回路18を経由しメモリアレイ19に再書
込みされる。It is activated by write request register 2 via gates 6-7. When one or more partial write designation signal registers 5 are ``1'' and one or more are ``0'', the partial write control circuit 15 outputs a partial write command from the write request register 2 via gates 8 to 10. When the designation signal register 5 is all 0', it is activated by the write request register 2Vc via gates 11-12. Also, 16 is an 8-byte (72-bit) write information register, 17 is a partial write merging circuit, 18 is an encoding circuit, 19 is a memory array, 20 is an 8-byte (72-bit) read information register, and 21 is an 8-byte (72-bit) read information register. A decoding circuit is shown. The partial write merging circuit 17 selects either the write information of the write information register 16 or the read information via the decoding circuit 21 for each byte from the partial write designation signal register 51C of the byte. In this embodiment, when the partial write designation signal register 5 is 1', write information is selected, and when it is 0', read information is selected. The read control circuit 15 is connected to the memory array 1
9, the read information register 20, and the decoding circuit 21 are activated to execute the read operation. The full write control circuit 14 activates the partial write merging circuit 17, the encoding circuit 18, and the memory array 19, and issues a memory array 1qvc write command (hereinafter referred to as function) to execute the full write operation. The partial write control circuit 15 includes a memory array 19 and a read information register 20.
, decoding circuit 21, partial write merging circuit 17. While activating the encoding circuit 18, the memory array 196CWE
to execute a partial write operation. Now, in FIG. 1, when a correctable error is detected in the decoding circuit 21 during reading from the memory array 19, the processing unit (
The read information selection control register 3 and the write request register 2 are reset to '1' by a microprogram (not shown), and rewriting to the address where the error was detected is commanded. At this time, the partial write designation signal is set by the read information selection control register 5vc when the ANDNO gate i is closed, all 8 bits become 0', and the partial write designation signal register 5vc is set. As a result, gate 11~
Partial write control circuit 15 is activated via 12, and a partial write operation is executed. At this time, partial write merging circuit 17
In this case, since the partial write designation signal register 5 is all 0', only the 8 bytes of read information via the decoding circuit 21 are selected and rewritten to the memory array 19 via the encoding circuit 18.
本発明によれば、記憶装置からの読出しにおいて、誤り
訂正可能なエラーが検出された時のソフトエラー修復の
ための再読出しと再書込を部分書込動作で行うことがで
きるので
(1) 再書込情報を生成するための読出情報の読出し
から、再書込みまでの間に、当該アドレスめ書替えが行
われることがなく、記憶装置への他の要求を禁止せずに
実行できる。According to the present invention, when a correctable error is detected in reading from a storage device, rereading and rewriting for soft error recovery can be performed by partial write operation (1) The address is not rewritten between the time the read information is read to generate the rewrite information and the information is rewritten, and other requests to the storage device can be executed without being inhibited.
(2) 誉込動作要rを発行するだけで実行でき、か
つ、その終了を待たずに次の処理に移ることが可能とな
る。(2) It is possible to execute the process simply by issuing the complimentary operation request r, and it is possible to move on to the next process without waiting for the completion of the process.
(8)他のアクセス要求よりも低い優先順位で実行する
ことが可能となる。(8) It becomes possible to execute the access request with a lower priority than other access requests.
などにより、処理装置の性能低下を防止した好適なンフ
トエラー修復のための再書込みを実現できる効果がある
。As a result, it is possible to realize rewriting for correcting a soft error while preventing a decrease in the performance of the processing device.
第1図は本発明の一実施例を示す記憶装置のブロック図
である。
1・・・読出要求レジスタ
2・・・書込要求レジスタ
3・・・読出情報選択制御レジスタ
5・・・部分書込指定信号レジスタ
13・・・読出制御回路
14・・・全書込制御回路
15・・・部分書込制御回路
16・・・書込情報ビジスタ
17・・・部分書込併合回路
18・・・符号化回路
19・・・メモリアレイ
20・・・読出情報レジスタ
21・・・復号化回路FIG. 1 is a block diagram of a storage device showing one embodiment of the present invention. 1... Read request register 2... Write request register 3... Read information selection control register 5... Partial write designation signal register 13... Read control circuit 14... Full write control circuit 15 ...Partial write control circuit 16...Write information visitor 17...Partial write merge circuit 18...Encoding circuit 19...Memory array 20...Read information register 21...Decoding circuit
Claims (1)
合して書込みを行う部分書込制御回路を有する記憶装置
において、読出情報を選択するように前記部分書込指定
信号を制御する手段を有し、エラー検出時、全ての部分
書込指定信号が読出情報を選択するように指定された書
込動作要求により、前記部分書込制御回路を起動して再
書込みを行うことを特徴とする記憶装置の再書込制御方
式。1. In a storage device having a partial write control circuit that performs writing by merging write information and read information using a partial write designation signal, means for controlling the partial write designation signal to select read information. characterized in that when an error is detected, the partial write control circuit is activated to perform rewriting in response to a write operation request in which all partial write designation signals select read information. A rewrite control method for storage devices.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14421084A JPS6125259A (en) | 1984-07-13 | 1984-07-13 | Rewriting control system of memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14421084A JPS6125259A (en) | 1984-07-13 | 1984-07-13 | Rewriting control system of memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6125259A true JPS6125259A (en) | 1986-02-04 |
Family
ID=15356789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14421084A Pending JPS6125259A (en) | 1984-07-13 | 1984-07-13 | Rewriting control system of memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6125259A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05189324A (en) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | Error control system and method |
-
1984
- 1984-07-13 JP JP14421084A patent/JPS6125259A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05189324A (en) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | Error control system and method |
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