JPS58166452A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS58166452A JPS58166452A JP4854482A JP4854482A JPS58166452A JP S58166452 A JPS58166452 A JP S58166452A JP 4854482 A JP4854482 A JP 4854482A JP 4854482 A JP4854482 A JP 4854482A JP S58166452 A JPS58166452 A JP S58166452A
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- JP
- Japan
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- instruction
- address
- branch
- register
- branch instruction
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- Granted
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＊明の技術分野］
本尭明はパイプライン制御方式のデータ処理装置Ｋｉ＆
ｌする。
ｌする。
電子計算機の高遮化を図るための技術の一つとしてパイ
プライン制御技術が知られている０このパイプライン制
御方式が適用されるデータ錫層装置は鞄ｌ−に示されて
おシ、例えは分岐命令（県件付分錬命令）、のＭｊ！Ｉ
ｌｌは次のようにして実行されて釣た。今、命令バッフ
ァ（以）、ＩＩＩと称する） １１かも分ｌｌｌ１命令
が傘ヤ出されたものとする。この分岐命令の各部はそれ
ぞれ命令のアドレス部を保持するレジスタ（以下、ＲＩ
Ｌと称する） １２、ｍＩｉ会悄＠部の一部を保持する
レジスタ （以下、Ｎと称する）１３．４令コードを保
持するレジスタ （以下、■と称する） １４に置数さ
れる。このとき、命令の東行先アドレスを示す砧令カウ
ンタ （以下、ＲＲＬと称する）１５の内容は上記分岐
命令のアドレスとなる。ＩＪ４にｔｍｍされた命令コー
ドはデコード回路（以下、ＤＥＣと称する）Ｊｇによっ
てＳ＊される。そしてコントロールｓ１１はＩＪ４ＫＩ
ｔ数されている命令コードおよびＤＥＣ１６の解読結果
に応じてパイプライン劃−を含む各部の制御を行なう。
プライン制御技術が知られている０このパイプライン制
御方式が適用されるデータ錫層装置は鞄ｌ−に示されて
おシ、例えは分岐命令（県件付分錬命令）、のＭｊ！Ｉ
ｌｌは次のようにして実行されて釣た。今、命令バッフ
ァ（以）、ＩＩＩと称する） １１かも分ｌｌｌ１命令
が傘ヤ出されたものとする。この分岐命令の各部はそれ
ぞれ命令のアドレス部を保持するレジスタ（以下、ＲＩ
Ｌと称する） １２、ｍＩｉ会悄＠部の一部を保持する
レジスタ （以下、Ｎと称する）１３．４令コードを保
持するレジスタ （以下、■と称する） １４に置数さ
れる。このとき、命令の東行先アドレスを示す砧令カウ
ンタ （以下、ＲＲＬと称する）１５の内容は上記分岐
命令のアドレスとなる。ＩＪ４にｔｍｍされた命令コー
ドはデコード回路（以下、ＤＥＣと称する）Ｊｇによっ
てＳ＊される。そしてコントロールｓ１１はＩＪ４ＫＩ
ｔ数されている命令コードおよびＤＥＣ１６の解読結果
に応じてパイプライン劃−を含む各部の制御を行なう。
ｗｉｆＩＡアドレス生成回路Ｊ８はＣＮＴＪｒｏ制御に
よりＲＩＬＪ ｚ、ＮＪ Ｊ、ＲＲＬＪ ｓの各保持内
容、ＤＥＣＪ ｇから出力される対応する６４１７）命
令晧長（レングス）Ｌｌおよび汎用レジスタ （以下、
ＧＲと称する） １＃の出力の中から指定された情報を
選択して論理アドレスを生成する０瞼−アドレス生成回
路Ｊ８は、ＲＩＬｌｚの内１！またはＲＲＬＪ５の内容
のｖｓｆｆ′Ｌか一７ｊｔ趨択するセレクタ２０と、Ｎ
Ｊ３の内容壇たＩＩ！ＧＲＪ＃の出力のいずｆＬか一力
を選択するセレクタ２１と、これらセレクタ２０．２７
の各遺択出力間の加算を村なう２ＪＯ算６（以下、ムＤ
Ｄと称する） ２２とを有している０この場合、１１１
虐アドレス生貌回路１８は上記分岐命令の分岐先麹層ア
ドレスを生成出力する０すなわち、パイプライン処理で
は、分岐命令処ＳＶＣ＊し、４１１Ｉ′＃！条件検出前
にカえば分岐成立を予測して分岐先のｌ１１１１アドレ
スの生成が行なわれる０−塩アドレス生成回路１ａで生
成された分岐先１壇アドレスは、崗珈アドレス生成回路
１＃の出力が分岐先論理アドレスの場合に該回路１１の
出力を保持するレジスタ （以下、ＲＴＬと称する）
１１、および鍮虐アドレス生成−路１１の出力を保持す
るレジスタ （以下、ＨＭＡと称する）７４にｍｍされ
る。これで論理アドレス生成ステージが終了し、物理ア
ドレス生成ステージに入る。物理アドレス生成ステージ
では、セレクタ２５によってＫＴＬｚｓＫＷＩＬ数され
ている分岐先ｌ！ｉ理アドアドレス択され、’ｌｆｌ珈
アドレス質換ｔｇｌ ＠ ２ ｇによって分岐先物理ア
ドレスに変換される０この分岐先ｑＩＩＩ珊アト°レス
は物理アドレスを保持するレジスタ （以下、ＰＡと称
する）２１に置数される０このとき、８ＭＡ２４の内容
がレジスタＪ８ （以下、ＲＭＢ ：ｔ ａと称する）
Ｋ置数されるｏＲＭＢｘａはイミーデイエット命令のと
きにその保持内容をセレクタ２ｇを介して冥？′Ｔ部３
０に供給するためのレジスタである０ 次にメモリアクセスステージが行なわれるＯこのステー
ジではＰｌｌＦの内容に従って王メモリまたはキャッシ
ュメ篭り （以下ＭＥＭと称する）１１がアクセスされ
るＯこの場合、ＰＡ２１０内棹は分岐先物理アドレスで
あり、ＭＥＭｊｌから対応する分岐先命令が取り出され
る０この分岐先命令の各部はメモリアクセスステージの
蟻後で、前述した分岐命令の場合と一様にＲＩＬｉｘ、
Ｎ１ｓ、ＩＪ４などにロードされる。このとき、ＨＭＡ
Ｊ４に保持されている分岐先麹層アドレスがセレクタＪ
ｚによって遍択場れＲＲＬ１ｊＫロードされる〇七して
、久の実行ステージにおいて分岐条件成立／不成立の判
劇が行なわれ、予１１１Ｍ通りに分岐成立が判断逼れた
場合、七のｔｔパイプライン処虐が続行される。
よりＲＩＬＪ ｚ、ＮＪ Ｊ、ＲＲＬＪ ｓの各保持内
容、ＤＥＣＪ ｇから出力される対応する６４１７）命
令晧長（レングス）Ｌｌおよび汎用レジスタ （以下、
ＧＲと称する） １＃の出力の中から指定された情報を
選択して論理アドレスを生成する０瞼−アドレス生成回
路Ｊ８は、ＲＩＬｌｚの内１！またはＲＲＬＪ５の内容
のｖｓｆｆ′Ｌか一７ｊｔ趨択するセレクタ２０と、Ｎ
Ｊ３の内容壇たＩＩ！ＧＲＪ＃の出力のいずｆＬか一力
を選択するセレクタ２１と、これらセレクタ２０．２７
の各遺択出力間の加算を村なう２ＪＯ算６（以下、ムＤ
Ｄと称する） ２２とを有している０この場合、１１１
虐アドレス生貌回路１８は上記分岐命令の分岐先麹層ア
ドレスを生成出力する０すなわち、パイプライン処理で
は、分岐命令処ＳＶＣ＊し、４１１Ｉ′＃！条件検出前
にカえば分岐成立を予測して分岐先のｌ１１１１アドレ
スの生成が行なわれる０−塩アドレス生成回路１ａで生
成された分岐先１壇アドレスは、崗珈アドレス生成回路
１＃の出力が分岐先論理アドレスの場合に該回路１１の
出力を保持するレジスタ （以下、ＲＴＬと称する）
１１、および鍮虐アドレス生成−路１１の出力を保持す
るレジスタ （以下、ＨＭＡと称する）７４にｍｍされ
る。これで論理アドレス生成ステージが終了し、物理ア
ドレス生成ステージに入る。物理アドレス生成ステージ
では、セレクタ２５によってＫＴＬｚｓＫＷＩＬ数され
ている分岐先ｌ！ｉ理アドアドレス択され、’ｌｆｌ珈
アドレス質換ｔｇｌ ＠ ２ ｇによって分岐先物理ア
ドレスに変換される０この分岐先ｑＩＩＩ珊アト°レス
は物理アドレスを保持するレジスタ （以下、ＰＡと称
する）２１に置数される０このとき、８ＭＡ２４の内容
がレジスタＪ８ （以下、ＲＭＢ ：ｔ ａと称する）
Ｋ置数されるｏＲＭＢｘａはイミーデイエット命令のと
きにその保持内容をセレクタ２ｇを介して冥？′Ｔ部３
０に供給するためのレジスタである０ 次にメモリアクセスステージが行なわれるＯこのステー
ジではＰｌｌＦの内容に従って王メモリまたはキャッシ
ュメ篭り （以下ＭＥＭと称する）１１がアクセスされ
るＯこの場合、ＰＡ２１０内棹は分岐先物理アドレスで
あり、ＭＥＭｊｌから対応する分岐先命令が取り出され
る０この分岐先命令の各部はメモリアクセスステージの
蟻後で、前述した分岐命令の場合と一様にＲＩＬｉｘ、
Ｎ１ｓ、ＩＪ４などにロードされる。このとき、ＨＭＡ
Ｊ４に保持されている分岐先麹層アドレスがセレクタＪ
ｚによって遍択場れＲＲＬ１ｊＫロードされる〇七して
、久の実行ステージにおいて分岐条件成立／不成立の判
劇が行なわれ、予１１１Ｍ通りに分岐成立が判断逼れた
場合、七のｔｔパイプライン処虐が続行される。
一方、分岐成立の予測がはずれて分岐不成立が判断され
た場合、分岐命令の次の命令をｌＢ１１から取り出す一
方、ＲＲＬｌｇの内容を轟鋏命令の論理アドレスＫＩＩ
ＩＴする心機がある〇七こで従来のデータ処理＊筺では
、分岐不成立の予測がはずれた場合の補正のために、一
層アドレス生成回路１１内のＡＤＤｚ ｚとは別にムＤ
Ｄ （−加算（転）） １１が設けられているＯそして
、分岐先論理ア下レスが生成される・サイクルより後の
サイクルで、ＡＤＤ ３ 、？を゛用φてＲＲＬｌｊの
保持内容である分岐命令のアドレスとＤＥＣＪ−から出
力される分岐命令の勿令飴長Ｌとの加算を行ない、分岐
命令の次の命令の崩埋アドレスを算出しておくようＫな
っている。
た場合、分岐命令の次の命令をｌＢ１１から取り出す一
方、ＲＲＬｌｇの内容を轟鋏命令の論理アドレスＫＩＩ
ＩＴする心機がある〇七こで従来のデータ処理＊筺では
、分岐不成立の予測がはずれた場合の補正のために、一
層アドレス生成回路１１内のＡＤＤｚ ｚとは別にムＤ
Ｄ （−加算（転）） １１が設けられているＯそして
、分岐先論理ア下レスが生成される・サイクルより後の
サイクルで、ＡＤＤ ３ 、？を゛用φてＲＲＬｌｊの
保持内容である分岐命令のアドレスとＤＥＣＪ−から出
力される分岐命令の勿令飴長Ｌとの加算を行ない、分岐
命令の次の命令の崩埋アドレスを算出しておくようＫな
っている。
この分岐命令の久の命令のアドレスは専用のレジスタ
（以下、ＲＸと称する）３４にｍ数される。このような
構成において、ＩＩＮ述したように分岐命令の実行ステ
ージで分岐不成立が判断された場合、セレクタ１ｚによ
ＪｕＲ）（３４の内容すなわち、分岐命令の次の命令の
アドレスが迦択されＲＲＬＪｊＫロードされる。このと
きＩＢＪＪに先取りされていた分岐命令の次の命令がＩ
ＢＪ ＪからＲＩＬＪ ｚなどにロードされ、該命令の
ｍ理アドレス生成ステージに入る０〔背景技術の間■点
〕 このように従来のパイプライン制御方式のデータ処理装
置では、分舷命令＃ｌ＆理に−し、判定条件検出＃に見
込みで成立もしくは不成立の旭埋を行なうようになって
、いるが、見込みがはずれた夢合に命令カウンタの内容
を福生ずるために、この補正すべきアドレスを算出する
２Ｐｌ］算−１この加算−のアドレス算出結果を保持、
するレジスタ、このレジスタの内Ｖを選択して命令カウ
ンタに尋〈セレクタなどのハードウェアが心象となる欠
点があった。
（以下、ＲＸと称する）３４にｍ数される。このような
構成において、ＩＩＮ述したように分岐命令の実行ステ
ージで分岐不成立が判断された場合、セレクタ１ｚによ
ＪｕＲ）（３４の内容すなわち、分岐命令の次の命令の
アドレスが迦択されＲＲＬＪｊＫロードされる。このと
きＩＢＪＪに先取りされていた分岐命令の次の命令がＩ
ＢＪ ＪからＲＩＬＪ ｚなどにロードされ、該命令の
ｍ理アドレス生成ステージに入る０〔背景技術の間■点
〕 このように従来のパイプライン制御方式のデータ処理装
置では、分舷命令＃ｌ＆理に−し、判定条件検出＃に見
込みで成立もしくは不成立の旭埋を行なうようになって
、いるが、見込みがはずれた夢合に命令カウンタの内容
を福生ずるために、この補正すべきアドレスを算出する
２Ｐｌ］算−１この加算−のアドレス算出結果を保持、
するレジスタ、このレジスタの内Ｖを選択して命令カウ
ンタに尋〈セレクタなどのハードウェアが心象となる欠
点があった。
本発明は上記事情に亀みてなされたもので七の１的は、
分岐命令をパイプライン処理で行なう場合に、条件成立
の蒐込み処理がはずれても特定の＠路を付加することな
く正しいアドレスに補正できるデータ感壜装置ｌｔ−提
供することにある。
分岐命令をパイプライン処理で行なう場合に、条件成立
の蒐込み処理がはずれても特定の＠路を付加することな
く正しいアドレスに補正できるデータ感壜装置ｌｔ−提
供することにある。
一塩アドレス生成−路では、分岐命令に基づいて見込み
で分岐先論理アドレスの生成を行なった優、分岐命令の
実行ステージで一件成立／不威立が判断墳れるまでアト
′−生成動作が行なわれないことに着局し、上記論理ア
ドレス生成−路で分腋先論理アドレスが生成されるサイ
クル、０次のサイクルにおりて、命令カウンタに保持さ
れている分岐命令のアドレスを用９て、この分岐命令の
次の命、令の一壇アドレス金上記論理アドレス生成回路
で生成するようにし、上記論理アドレス生成回路の出力
がパイプラインステージ単位で躯Ｋｉｌ動されて保持さ
れ実行部に導かれるようＫ１１１Ｍ、されているレジス
ターの中の特定レジスタに上記分岐先論理アドレスが＆
持されている場＊に、仁の特定レジスタに保持されてい
る分岐先論理アドレスを上記分岐命令の実行前に上記命
令カウンタに置叙し、分岐命４の実行ステージにおいて
分岐不成立が確１場れた場合に七のときの上記特定レジ
スタの保持内容すなわち分岐命令の次の命令の＠壇アド
レスを上記命令カウンタに置数するようにし苑ものであ
る。
で分岐先論理アドレスの生成を行なった優、分岐命令の
実行ステージで一件成立／不威立が判断墳れるまでアト
′−生成動作が行なわれないことに着局し、上記論理ア
ドレス生成−路で分腋先論理アドレスが生成されるサイ
クル、０次のサイクルにおりて、命令カウンタに保持さ
れている分岐命令のアドレスを用９て、この分岐命令の
次の命、令の一壇アドレス金上記論理アドレス生成回路
で生成するようにし、上記論理アドレス生成回路の出力
がパイプラインステージ単位で躯Ｋｉｌ動されて保持さ
れ実行部に導かれるようＫ１１１Ｍ、されているレジス
ターの中の特定レジスタに上記分岐先論理アドレスが＆
持されている場＊に、仁の特定レジスタに保持されてい
る分岐先論理アドレスを上記分岐命令の実行前に上記命
令カウンタに置叙し、分岐命４の実行ステージにおいて
分岐不成立が確１場れた場合に七のときの上記特定レジ
スタの保持内容すなわち分岐命令の次の命令の＠壇アド
レスを上記命令カウンタに置数するようにし苑ものであ
る。
帯下、本発、明の一夾施例を図面を参照して収用する。
なお、艶１図と同一部分には同一符号を付して好＃１ｌ
ｉＩな貌明を省略する０論理図のデータ処理装置におい
て、４１はルｇＢｚｇの保持内科ｔＲＲＬ１ｇに導くた
めの信号ライン、４ｚは一理アドレスｇＥ成回路でめる
〇−理子アドレス生成回踏４ｊ基本的にｍ１図の論理ア
ドレス生成−＃ｒＩＪとはぼ同様の構成を臂する。
ｉＩな貌明を省略する０論理図のデータ処理装置におい
て、４１はルｇＢｚｇの保持内科ｔＲＲＬ１ｇに導くた
めの信号ライン、４ｚは一理アドレスｇＥ成回路でめる
〇−理子アドレス生成回踏４ｊ基本的にｍ１図の論理ア
ドレス生成−＃ｒＩＪとはぼ同様の構成を臂する。
論理７ドレス生成−路４ｚの論理アドレス構成ｉｇ１％
１Ｍと異なる率は、ＮＪｊの内！、ＧＲｌりの出力、箇
たはＤＥＣＪ ＃から出力される命令鎖長し、の“ずれ
か一方を選択する″り一４Ｊを、ｌＮ１１ｉｌのセレク
タ２１に代えて備えていることである。
１Ｍと異なる率は、ＮＪｊの内！、ＧＲｌりの出力、箇
たはＤＥＣＪ ＃から出力される命令鎖長し、の“ずれ
か一方を選択する″り一４Ｊを、ｌＮ１１ｉｌのセレク
タ２１に代えて備えていることである。
４４は纂１−のＣＮＴＪｆとは１１同様の機能を有する
ＣＮＴ （コントロール部）である。
ＣＮＴ （コントロール部）である。
ＣＮＴ４４の有する制御機能でＣＮＴｌｒと異なる点は
次の１ｓｌヤであるｏＣＮ↑４４は対応する命令が分岐
命令の場合、−理アドレス生！〒路４Ｉで分岐先−理ア
ドレス會生成せしめた後、次のサイクル（マクンｔイク
ル）においてＲＲＬｌｊの内容およびＤＥＣＪ ｔａか
ら出力される命令＃ｌＬとの加算を論理アドレス生成回
路４２で行なわしめるａｍを有する。そして、仁のと龜
ｏ＃１１ｍアドレス庄−（ロ）路４１の出力につφても
、ＣＮＴ４４は通常のパイプライン６増と岡様に１サイ
クル＊ＫＲＭＡＺ ４、ｉｔＭＢ ｚ ｓ。
次の１ｓｌヤであるｏＣＮ↑４４は対応する命令が分岐
命令の場合、−理アドレス生！〒路４Ｉで分岐先−理ア
ドレス會生成せしめた後、次のサイクル（マクンｔイク
ル）においてＲＲＬｌｊの内容およびＤＥＣＪ ｔａか
ら出力される命令＃ｌＬとの加算を論理アドレス生成回
路４２で行なわしめるａｍを有する。そして、仁のと龜
ｏ＃１１ｍアドレス庄−（ロ）路４１の出力につφても
、ＣＮＴ４４は通常のパイプライン６増と岡様に１サイ
クル＊ＫＲＭＡＺ ４、ｉｔＭＢ ｚ ｓ。
拳で移動せしめる機能を有する。同じ（ＣＮＴ４４はＲ
ＭＡ２４に移動された繍埋アドレス生成回路４２の出力
を用いて物理アドレス質換処煽、この処理で得られた物
塩アドレスに基づくＭＥＭＪＪのアクセスを行なわしめ
る機能を有する。またＣＮＴ ４４は分岐命令の実行ス
テージの開始時（メモリアクセスステージの終了時）に
そのときのＲＭＢｚｇの内容をＲＲＬ Ｉ ＳＫロード
し、更に分岐命令の実行ステージにおいて分岐不成立が
＠断された場合にそのときのＲＭＢｚａの内容を同じ＜
ＲＲＬＪ ５ｒｃｏ−ドする機能を有する。
ＭＡ２４に移動された繍埋アドレス生成回路４２の出力
を用いて物理アドレス質換処煽、この処理で得られた物
塩アドレスに基づくＭＥＭＪＪのアクセスを行なわしめ
る機能を有する。またＣＮＴ ４４は分岐命令の実行ス
テージの開始時（メモリアクセスステージの終了時）に
そのときのＲＭＢｚｇの内容をＲＲＬ Ｉ ＳＫロード
し、更に分岐命令の実行ステージにおいて分岐不成立が
＠断された場合にそのときのＲＭＢｚａの内容を同じ＜
ＲＲＬＪ ５ｒｃｏ−ドする機能を有する。
次に本発明の一実施例の動作を１１１３図のタイミング
図を適宜＃照しながら説明する０最初のマシンサイクル
（サイクルＴ、）Ｋお１て、ＩＢＩＪから分岐命令Ｉｂ
がＩＩＲや出されたものとする。この分岐命令Ｉｂのア
ドレス（−塩アドレス）をｂ１分分岐命令処理分岐先ア
ドレスを示すアドレス郁の内容を１１そのアドレス修飾
畿の値すなわち真の分岐先１１ｉｉ理アドレスｋ ａ’
とする０賃イクルＴ、の終了時に分岐命令Ｉｂのアドレ
ス鄭の内容ａがＲＩＬｌｇに、分岐命令１ｂの命令情報
部の一部がＮＪＪに、分岐命令１ｂの命令コードがＩＪ
４にそれぞれ置数される。このとき、ＲＲｔ、１５の内
容は謔３図に示されるようにｂとなる。次のマシンサイ
クル（ｔイクルＴ、）ではＩ １４に、保持されている
命令コードに基づいてＣＮＴ４４による制御が村なわれ
、一層アドレス生成ステージ（以下、Ｌステージと称す
る。）が実行される。すなわちサイクルＴ、ではＣＮ７
４４によってセレクタ２０．４３が選択制御され、これ
ら各セレクタ１０．４１の選択出力間の加算がＡＤＤＥ
２によ如行なわれる。この場合ＡＤＩ）’２の加算結果
は、ＲＩＬＪＪの保持内容ａのアドレス修飾後の値でＴ
ｏり分−先鹸理アドレスａ′である。
図を適宜＃照しながら説明する０最初のマシンサイクル
（サイクルＴ、）Ｋお１て、ＩＢＩＪから分岐命令Ｉｂ
がＩＩＲや出されたものとする。この分岐命令Ｉｂのア
ドレス（−塩アドレス）をｂ１分分岐命令処理分岐先ア
ドレスを示すアドレス郁の内容を１１そのアドレス修飾
畿の値すなわち真の分岐先１１ｉｉ理アドレスｋ ａ’
とする０賃イクルＴ、の終了時に分岐命令Ｉｂのアドレ
ス鄭の内容ａがＲＩＬｌｇに、分岐命令１ｂの命令情報
部の一部がＮＪＪに、分岐命令１ｂの命令コードがＩＪ
４にそれぞれ置数される。このとき、ＲＲｔ、１５の内
容は謔３図に示されるようにｂとなる。次のマシンサイ
クル（ｔイクルＴ、）ではＩ １４に、保持されている
命令コードに基づいてＣＮＴ４４による制御が村なわれ
、一層アドレス生成ステージ（以下、Ｌステージと称す
る。）が実行される。すなわちサイクルＴ、ではＣＮ７
４４によってセレクタ２０．４３が選択制御され、これ
ら各セレクタ１０．４１の選択出力間の加算がＡＤＤＥ
２によ如行なわれる。この場合ＡＤＩ）’２の加算結果
は、ＲＩＬＪＪの保持内容ａのアドレス修飾後の値でＴ
ｏり分−先鹸理アドレスａ′である。
この分舷先論城アドレス１′はサイクルＴ、の終了時に
ＲＴＬｚｇおよびＲＭＡ ！’ ４に置数される（ｗ４
３鵬参照）。
ＲＴＬｚｇおよびＲＭＡ ！’ ４に置数される（ｗ４
３鵬参照）。
次のマシンサイクル（サイクルＴ、）では、セレクタＸ
ＳＫよってＲＴＬｚｓの内容（ａつが選択され、物理ア
ドレス変換１路２−によって分岐先物理アドレスに変換
される。これが物理アドレス生成ステージ（以下、Ｐス
テージと称する。）である。上記分岐先物壇アドレスは
サイクルＴ、の終了時１’ＣＰＡ！ＦＫｌｌ数さｎる０
このとき、ＨＭＡ！４の内容 （１′）が凧３図に示さ
れているようにＲＭＢｚａＶｃｌｌ数される０サイクル
Ｔ、ではＣＮＴ ４４の制御に１９ＩＩ１１理アドレス
生成′回路４ｚがす′イクルＴ、に続いて起動される。
ＳＫよってＲＴＬｚｓの内容（ａつが選択され、物理ア
ドレス変換１路２−によって分岐先物理アドレスに変換
される。これが物理アドレス生成ステージ（以下、Ｐス
テージと称する。）である。上記分岐先物壇アドレスは
サイクルＴ、の終了時１’ＣＰＡ！ＦＫｌｌ数さｎる０
このとき、ＨＭＡ！４の内容 （１′）が凧３図に示さ
れているようにＲＭＢｚａＶｃｌｌ数される０サイクル
Ｔ、ではＣＮＴ ４４の制御に１９ＩＩ１１理アドレス
生成′回路４ｚがす′イクルＴ、に続いて起動される。
すなわちＣＮＴ４４は、ＲＲＬＪ５ｒｌ＋！持されて−
る分岐″命令Ｉｂのアドレスｂをセレクタ２０からＡＤ
Ｄ！ｊ”に選択出力せしめ、ＤＥＣＪ ＃から出力され
てする分岐命令Ｉｂのｅワｔ、メ、−ｔのｍ算−果り＋
ＬｔＪＩＩ３１１１ｉＪＫ示されてユるようにサイクル
Ｔ、の一丁時にＲＭＡ１４Ｋｌｌｌｌ数する。上記加算
結果ｂ＋Ｌは分岐命令１ｂの次の命令（これをＩｂ＋、
と称する。）の−塩アトレスである。すなわち本実施例
では、分岐命令処理に際し、分岐成立を見込んで処理を
先行する場合に、論理アドレス生成回路は分妓先論場ア
ドレスを生成するサイクル（この倒でＦｉナイクルＴ、
）を除いて分岐命令の実行ステージ（以下、Ｅステージ
と称する）壕での関ＫＩＩ！崩されないことに着目し、
サイクルＴ、にて論理アドレス生成ＩｇＩｌｌｌＩを用
い、分岐不成立の場合の実行アドレス（分岐命令Ｉｂの
次の命令Ｉｂ＋Ｌ ）を求めるようにしている。
る分岐″命令Ｉｂのアドレスｂをセレクタ２０からＡＤ
Ｄ！ｊ”に選択出力せしめ、ＤＥＣＪ ＃から出力され
てする分岐命令Ｉｂのｅワｔ、メ、−ｔのｍ算−果り＋
ＬｔＪＩＩ３１１１ｉＪＫ示されてユるようにサイクル
Ｔ、の一丁時にＲＭＡ１４Ｋｌｌｌｌ数する。上記加算
結果ｂ＋Ｌは分岐命令１ｂの次の命令（これをＩｂ＋、
と称する。）の−塩アトレスである。すなわち本実施例
では、分岐命令処理に際し、分岐成立を見込んで処理を
先行する場合に、論理アドレス生成回路は分妓先論場ア
ドレスを生成するサイクル（この倒でＦｉナイクルＴ、
）を除いて分岐命令の実行ステージ（以下、Ｅステージ
と称する）壕での関ＫＩＩ！崩されないことに着目し、
サイクルＴ、にて論理アドレス生成ＩｇＩｌｌｌＩを用
い、分岐不成立の場合の実行アドレス（分岐命令Ｉｂの
次の命令Ｉｂ＋Ｌ ）を求めるようにしている。
次のマシンサイクル（サイクルＴ４）ではＰＡｊＦＫ＠
持されている分岐先−塩アドレスに基づ−てＭＥＭＪＪ
がアクセスさｎ１分分岐命令処理’が゛試み出される０
これがメモリアクセスステージ（以下、Ｃステージと称
する）である。ＭＥＭＪＪから読み出された上記分岐□
先命令Ｉ ａ’の各部はｆＬＩＬＪ！、ＮＩＪ、ＩＪ４
などにナイフＡＴａの一丁時に置数される。このとき、
ＣＮＴ ４４Ｆｉ−ｔＩＤ時点時点ＢＭＢｘｓＯｆ？各
すなわち分岐先論理アドレス＆’ｔ−信号ライン４ノを
介してＲＲＬＪｊｌ（ａ−ドする（嵐３区参照）ｏＦｌ
じ＜ＣＮＴ４４ｉｊその時点のＲＭＡ１４の内容すなわ
ち分岐不成立時の実行命令である命令ｌｂ＋Ｌ の論
理アドレスｂ＋Ｌｔ−ＲＭ１１１１にロードする。
持されている分岐先−塩アドレスに基づ−てＭＥＭＪＪ
がアクセスさｎ１分分岐命令処理’が゛試み出される０
これがメモリアクセスステージ（以下、Ｃステージと称
する）である。ＭＥＭＪＪから読み出された上記分岐□
先命令Ｉ ａ’の各部はｆＬＩＬＪ！、ＮＩＪ、ＩＪ４
などにナイフＡＴａの一丁時に置数される。このとき、
ＣＮＴ ４４Ｆｉ−ｔＩＤ時点時点ＢＭＢｘｓＯｆ？各
すなわち分岐先論理アドレス＆’ｔ−信号ライン４ノを
介してＲＲＬＪｊｌ（ａ−ドする（嵐３区参照）ｏＦｌ
じ＜ＣＮＴ４４ｉｊその時点のＲＭＡ１４の内容すなわ
ち分岐不成立時の実行命令である命令ｌｂ＋Ｌ の論
理アドレスｂ＋Ｌｔ−ＲＭ１１１１にロードする。
次のマシンサイクル（ｔイクｋＴｓ）ではＥステージが
行なわれる。このＥステージにおいて分岐条件成立／不
成立の４１ｗ＃が行なわれ、条件成立であることがｍ−
された場合ＩＣＦｉ処理はこのｔｔ進めらｎる。すなわ
ちサイクルＴ、において、分岐先命令Ｉ ａ’に基づく
しステージが行なわれ、次のマシンサイクル（サイクル
Ｔ・）におりて同じくＰステージが行なわれる。サイク
ルエマ以鐸については脱明を省略する。
行なわれる。このＥステージにおいて分岐条件成立／不
成立の４１ｗ＃が行なわれ、条件成立であることがｍ−
された場合ＩＣＦｉ処理はこのｔｔ進めらｎる。すなわ
ちサイクルＴ、において、分岐先命令Ｉ ａ’に基づく
しステージが行なわれ、次のマシンサイクル（サイクル
Ｔ・）におりて同じくＰステージが行なわれる。サイク
ルエマ以鐸については脱明を省略する。
これに対し、上記Ｅステージにおいて条件不成立すなわ
ち条件成立の見込みがはずｎた場合には、ＣＮＴｔ４の
制御によりｇステージ（すイクルＴ、）の斜了時にその
時点のＲＭＢｊ＃１ の内容すなわち命令’ｂｉｂ
の論理アドレスｂ＋Ｌが４ｇ号ライン４１を介してＲＲ
Ｌ１５にロードされる。また、１”３ｔＪに先取りされ
ていた（分岐命令に続く）命令がＩＢＩＩより取り娼さ
れ、この命令の各部はＲＩＬＪ２．ＮＪ１＋ＩＪ４など
に置数さｎる。この命令が分岐命令の次の命令Ｉ、＋、
であることは勿論である。そして、久のマシンサイクル
（サイクルＴ・）におりて命令Ｉｂ＋ＬＫｉ！ｈづくＬ
ステージが行なわれる。なお、ナイクルＴ、以瞬につい
ては説明を省略する。
ち条件成立の見込みがはずｎた場合には、ＣＮＴｔ４の
制御によりｇステージ（すイクルＴ、）の斜了時にその
時点のＲＭＢｊ＃１ の内容すなわち命令’ｂｉｂ
の論理アドレスｂ＋Ｌが４ｇ号ライン４１を介してＲＲ
Ｌ１５にロードされる。また、１”３ｔＪに先取りされ
ていた（分岐命令に続く）命令がＩＢＩＩより取り娼さ
れ、この命令の各部はＲＩＬＪ２．ＮＪ１＋ＩＪ４など
に置数さｎる。この命令が分岐命令の次の命令Ｉ、＋、
であることは勿論である。そして、久のマシンサイクル
（サイクルＴ・）におりて命令Ｉｂ＋ＬＫｉ！ｈづくＬ
ステージが行なわれる。なお、ナイクルＴ、以瞬につい
ては説明を省略する。
以上詳述したように本発明のデータ処理装置によれば、
分岐命令をパイプライン処理で行なう場合に１条件成立
の見込み処理がはずれても％足の回路を付加する仁とな
く正しいアドレスに補正することができる。
分岐命令をパイプライン処理で行なう場合に１条件成立
の見込み処理がはずれても％足の回路を付加する仁とな
く正しいアドレスに補正することができる。
纂１図は従来例を示すブロック図、４２図は本発明の一
実施例を示すブロック図、第３図は本発明の動作を示す
ためのタイミング図である０１１・・・命令バッファ（
”Ｂａ、ｉｓ・・命令カウンタ （ＲＲＬ）％Ｊ７．Ｊ
４・・・コントロール部（ＣＮＴ） 、１ｇ、４２・・
・論理アドレス生成回路、ｚｘ、ｓｓ−・加算福（ＡＤ
Ｄ） 、ｚ ４−・・ＲＭＡレジスク、２８・・・ＲＭ
Ｂレジスタ。 出願人代理人 弁理士 錦 江 武 鉢第１ＷＩ
４ １１ 第２図
実施例を示すブロック図、第３図は本発明の動作を示す
ためのタイミング図である０１１・・・命令バッファ（
”Ｂａ、ｉｓ・・命令カウンタ （ＲＲＬ）％Ｊ７．Ｊ
４・・・コントロール部（ＣＮＴ） 、１ｇ、４２・・
・論理アドレス生成回路、ｚｘ、ｓｓ−・加算福（ＡＤ
Ｄ） 、ｚ ４−・・ＲＭＡレジスク、２８・・・ＲＭ
Ｂレジスタ。 出願人代理人 弁理士 錦 江 武 鉢第１ＷＩ
４ １１ 第２図
Claims (2)
- （１）パイプライン制御方式のデータ処１１輌ｔＫお−
て、論理アドレス生成回路で生成された１１１理アドレ
スがパイプラインステージ単位で躯に移動されて保持さ
ｔ′Ｌ！ｉｌｉ！行部に尋かｎるように１１１成されて
−るレジスタ群と、上記１ｉｉｆＩＩＡアドレス生成回
路で分岐先！１１理アドレスが生成されるサイクルの次
のサイクルにおいて、命令の実行先アドレスを示す命令
カウンタに保持されている分岐命令のアドレスを用いて
この分岐命令の次の命令の論理アドンスを上記＃Ｍｌ埋
アドレス生成−路で生成せしめる中段と、上記分岐命令
の実行ステージ開始前に上記レジスタ群の特定レジスタ
に保持されている上記分練先−理アドレス・を上記命令
力、ウンタＫｆｌｌ数する手段と、上記１分岐命令の一
実行ステージにおφて分岐不成立が確−された場合にそ
のときの上記脣定レジスタの保持内容を上記命令カウン
タに置数する手段とを具備することを％＠とするデータ
処理装置。 - （２）） 上記４Ｉ屋レジスタが、イミーディエット命
令の場合に上記実行部に対して卸値アドレスを出力する
レジスタとして設けられているレジスタであることを特
徴とする特許請求の範囲側（１）積配鎮のデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854482A JPS58166452A (ja) | 1982-03-26 | 1982-03-26 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854482A JPS58166452A (ja) | 1982-03-26 | 1982-03-26 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166452A true JPS58166452A (ja) | 1983-10-01 |
| JPH0348535B2 JPH0348535B2 (ja) | 1991-07-24 |
Family
ID=12806305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4854482A Granted JPS58166452A (ja) | 1982-03-26 | 1982-03-26 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194544A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 命令先読み制御方式 |
| JPS6336336A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 情報処理装置 |
-
1982
- 1982-03-26 JP JP4854482A patent/JPS58166452A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194544A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 命令先読み制御方式 |
| JPS6336336A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348535B2 (ja) | 1991-07-24 |
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