JPS5816614B2 - Method for manufacturing semiconductor devices - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロ波トランジスタ、電界効果トランジ
スタ（以下ＦＥＴと略記する）など半導体素子の製造方
法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing semiconductor devices such as microwave transistors and field effect transistors (hereinafter abbreviated as FET).

マイクロ波トランジスタやＦＥＴなど微細パターンを有
する半導体素子の製造法において、パターン形成にマス
クを使用する場合は、そのパターンが微細であるため、
マスク合わせの時のマスクずれが素子の特性および信頼
性に大きな影響を及ぼす。In the manufacturing method of semiconductor devices with fine patterns such as microwave transistors and FETs, when a mask is used for pattern formation, since the pattern is fine,
Mask misalignment during mask alignment has a significant impact on device characteristics and reliability.

才た、電極形成を電極材料として信頼性の高い金、白金
などを用いて行う場合に、良いエツチング液がないため
にレジストを使用したりフトオフ法を採用すると、（１
）レジストパターン形成の時に露出した半導体基板を汚
すおそれがある、（２）蒸着時に熱処理ができない、（
３）蒸着時に温度が上がるとパターン崩れが生じてマス
クずれと同じ結果を示すなどの欠点がある。When forming electrodes using highly reliable gold, platinum, etc. as electrode materials, if a resist is used or a foot-off method is used due to the lack of a good etching solution, (1)
) There is a risk of contaminating the semiconductor substrate exposed during resist pattern formation; (2) heat treatment cannot be performed during vapor deposition; (
3) When the temperature rises during vapor deposition, pattern collapse occurs, resulting in the same result as mask displacement.

したがらて微細パターンを有する半導体素子の製造方法
ではマスク合わせの回数を少なくシ、電極形成は、金、
白金を用いる場合でも、リフトオフを使用しない方法が
必要とされている。Therefore, in the manufacturing method of semiconductor devices with fine patterns, the number of mask alignments is reduced, and electrode formation is performed using gold, gold,
Even when using platinum, there is a need for a method that does not use lift-off.

さて従来の微細パターンを有する半導体素子の製造方法
の一例を第１図により説明する。Now, an example of a conventional method for manufacturing a semiconductor element having a fine pattern will be explained with reference to FIG.

まずシリコン基板１１にリンを拡散し、第１の導電層と
しての０層１２を形成すると同時にその上にシリコン酸
化膜（以下ＳｉＯ□と略記する）１３を形成し、ホトリ
ソ法でＳｉＯ□ １３に拡散の窓をあける（第１図Ａ）
。First, phosphorus is diffused into the silicon substrate 11 to form an 0 layer 12 as a first conductive layer, and at the same time, a silicon oxide film (hereinafter abbreviated as SiO□) 13 is formed on it, and the SiO□ 13 is formed by photolithography. Opening the diffusion window (Figure 1A)
.

次に、５ｉ０２１３をマスクとしてボロンを拡散し第２
の導電層としてのｐ＋層１４を形成する（第１図Ｂ）。Next, using 5i0213 as a mask, boron is diffused and the second
A p+ layer 14 is formed as a conductive layer (FIG. 1B).

その後、ホトリソ法により５Ｉ０２１３に窓をあける（
第１図Ｃ）。After that, a window is opened in 5I0213 by photolithography (
Figure 1C).

そしてボロンを拡散して第３の導電層としてのｎ＋層１
５を形成する（第１図Ｄ）。Then, boron is diffused to form an n+ layer 1 as a third conductive layer.
5 (Fig. 1D).

しかる後、ホトリソ法により、ｐ＋層１４、ｎ＋層１５
上の８１０２１３にコンタクト用の窓をあける（第１図
Ｅ）。After that, the p+ layer 14 and the n+ layer 15 are formed by photolithography.
Open a contact window at 810213 on the top (Fig. 1E).

その後残存する５ｉＯ２１３上にレジストパターンを形
成してから電極金属１６を蒸着し、リフトオフ法によっ
て電極金属１６をパターン化する（第１図Ｆ）。Thereafter, a resist pattern is formed on the remaining 5iO 213, and then an electrode metal 16 is deposited, and the electrode metal 16 is patterned by a lift-off method (FIG. 1F).

しかるにこのような従来の製造方法では、マスク合わせ
を３回必要とし、しかも電極形成がリフトオフ法であり
、したがってマスク合わせおよびリフトオフ法による上
述のような欠点を有する。However, in such a conventional manufacturing method, mask alignment is required three times, and electrode formation is performed by a lift-off method, and thus has the above-mentioned drawbacks due to mask alignment and lift-off methods.

また、この方法では、導電層としてのｐ＋層１４゜ｎ＋
層１５の距離は、ホトリソの精度で決定され、ｐ＋層１
４．ｎ＋層１５間の抵抗値を下げる事には限界があ択又
牛導体素子の集積度が制限される。In addition, in this method, the p+ layer 14°n+ as a conductive layer
The distance of layer 15 is determined with photolithographic precision, and the distance of p+ layer 1
4. There is a limit to reducing the resistance value between the n+ layers 15, and the degree of integration of the conductor elements is also limited.

そのため、この方法で製造された半導体素子は高周波動
作が妨げられるようになる。Therefore, high frequency operation of semiconductor devices manufactured by this method is hindered.

この発明は上記の点に鑑みなされたものでマスク合わせ
をなくし、導電層形成および電極形成をセルファライン
方式とする事により、マスク合わせおよびリフトオフ法
による欠点を除去し、しかも導電層を密に配置すること
により、半導体素子の集積度を向上させ、かつ高周波動
作を可能にした半導体素子の製造方法である。This invention was made in view of the above points, and by eliminating mask alignment and using the self-line method for conductive layer formation and electrode formation, it eliminates the drawbacks of mask alignment and lift-off methods, and moreover, the conductive layers are arranged densely. This is a method of manufacturing a semiconductor device that improves the degree of integration of the semiconductor device and enables high frequency operation.

以下本発明の第１の実施例を第２図を参照して説明する
。A first embodiment of the present invention will be described below with reference to FIG.

まず半導体基板２１にボロンを拡散し第１のｐ型導電層
２２を形成する（第２図Ａ）。First, boron is diffused into the semiconductor substrate 21 to form a first p-type conductive layer 22 (FIG. 2A).

次に導電層２２上にＣＶＤ法によってポリシリコン層２
３を形成し、その表面に窒化シリコン膜（以下Ｓ ｉ
３Ｎ４と略記する）２４を形成した後、ホトリソ法によ
ってパターン化する（第２図Ｂ）。Next, a polysilicon layer 2 is formed on the conductive layer 22 by the CVD method.
A silicon nitride film (hereinafter referred to as Si
After forming a pattern (abbreviated as 3N4) 24, it is patterned by photolithography (FIG. 2B).

Ｓ ｒ ３ Ｎ４２４をマスクにしてポリシリコン層（
以下ｐｏｌｙ ｓｉ と略記する）２３を等方的に
エツチングする（第２図Ｃ）。Polysilicon layer (
(hereinafter abbreviated as poly si ) 23 is isotropically etched (FIG. 2C).

その後、ＣＶＤ法によって、５ｉｎ２２５ 、 ｐｏｌ
ｙ−８ｉ２６．５ｉｎ２２７．５ｉ３Ｎ４２８を連続的
は半導体基板全面に形成する（第２図Ｄ）。Thereafter, by CVD method, 5in225, pol
y-8i26.5in227.5i3N428 is continuously formed on the entire surface of the semiconductor substrate (FIG. 2D).

しかる後、半導体基板表面全体にイオン注入を行う。Thereafter, ion implantation is performed over the entire surface of the semiconductor substrate.

ここで注入層のエツチング速度が早くなる性質を利用し
テ、Ｓ ｔ ３ Ｎ４２ Ｂの選択エツチングを行う。Here, selective etching of S t 3 N42 B is performed by utilizing the property of increasing the etching rate of the injection layer.

その結果Ｓ ｒｓ Ｎ４２８はＳ ＋ ｓ Ｎ４２４の
ひさしの裏、ｐｏｌｙ Ｓｉ２３の側面、およびＳｉ
３Ｎ、２４ のひさしの直下の半導体基板上にのみ残る
。As a result, S rs N428 is attached to the back of the eaves of S + s N424, the side of poly Si23, and the Si
3N, 24 remains only on the semiconductor substrate directly under the eaves.

Ｓ ＋ ｓ Ｎ４２８をマスクにして５ｉ０２２７ 、
ｐｏｌｙ−８ｉ２６およびＳ １０２２５を連続的に
エツチングを行って拡散の窓あけを行ら（第２図Ｅ）。5i0227 with S + s N428 as a mask,
Diffusion windows were created by sequentially etching poly-8i26 and S10225 (Figure 2E).

次に、これによって露出した半導体基板に、５ｉ３Ｎ４
２４．２８をヤスクにしてボロンの拡散を行って電極層
としてｐ＋層２９を形成し、同時にｐ＋層２９上にＳ
ｓ ０２３０を形成する。Next, apply 5i3N4 to the semiconductor substrate exposed by this.
24. Using 28 as a yask, boron is diffused to form a p+ layer 29 as an electrode layer, and at the same time, S is formed on the p+ layer 29.
Form s 0230.

しかる後、半導体基板に残存する５ｉ３Ｎ４２４．２８
を除去するとｐｏｌｙ−８ｉ２３が露出する（第２図Ｆ
）。After that, 5i3N424.28 remaining on the semiconductor substrate
When removed, poly-8i23 is exposed (Fig. 2F)
).

ここを拡散の窓としてＳ ｉ０２２７及び３０をマスク
としてリンをｐｏｌｙ−８ｉ２３を通して半導体基板に
拡散し、ｎ十層３１を形成し、同時にｎ＋層３１上にＳ
ｉ０２３２を形成する（第２図Ｇ）。Using this as a diffusion window and using Si0227 and 30 as a mask, phosphorus is diffused into the semiconductor substrate through poly-8i23 to form an n+ layer 31, and at the same time, S on the n+ layer 31.
i0232 (Figure 2G).

次に半導体基板表面上に残存する５ｉｎ２２５の一部、
２７，３０．３２を除去することによりｐ ＋層２９お
よびｐｏｌｙ−８ｉ２３の表面を再度露出させ、その後
露出部に電極３３．３４を蒸着により形成する（第２図
Ｈ）。Next, a part of the 5in225 remaining on the surface of the semiconductor substrate,
By removing 27, 30, 32, the surfaces of p + layer 29 and poly-8i 23 are exposed again, and then electrodes 33, 34 are formed on the exposed parts by vapor deposition (FIG. 2H).

従って、このような製造方法によれば、５ｉ３Ｎ４２４
．２８と、５１０２２５．２７− ｐｏｌｙ−８ｉ ２３ 、２６のエツチング液の違い、
且つＳ ｉ ３Ｎ４にイオン注入を行うとそのエツチン
グ速度が早くなるという性質を利用しているので、従来
行ってきた３回のマスク合わせ工程をなくすことができ
、マスク合わせによる欠点を除去し得る。Therefore, according to such a manufacturing method, 5i3N424
．． 28 and 510225.27-poly-8i 23, the difference between the etching solutions of 26,
In addition, since the property of increasing the etching rate when ions are implanted into S i 3N4 is utilized, the conventional three-time mask alignment process can be eliminated, and defects caused by mask alignment can be eliminated.

また、ｐｏｌｙ−８ｉ２６がｐ＋層２９上にせり出して
いるので、電極金属の全面蒸着を行っても、ｐ＋層２９
．ｎ＋層３１上の電極金属が短絡することがない。In addition, since poly-8i26 protrudes above the p+ layer 29, even if electrode metal is deposited on the entire surface, the p+ layer 29
．． The electrode metal on the n+ layer 31 will not be short-circuited.

すなわち、電極３３．３４の形成をセルファライン方式
とすることができ、従来のリフト・オフや電極のパター
ン・エツチングを行う必要がないので、それらの欠点が
除去される。In other words, the electrodes 33 and 34 can be formed by the self-line method, and there is no need to perform conventional lift-off or electrode pattern etching, thereby eliminating these drawbacks.

またこの製造方法によれば、ｎ＋層３１とｐ＋層２９の
間隔はｐｏｌｙ−８ｉ２３のエツチングによってのみ決
まシ素子の集積度をあげることができる。Further, according to this manufacturing method, the distance between the n+ layer 31 and the p+ layer 29 is determined only by etching the poly-8i layer 23, and the degree of integration of the device can be increased.

又ｎ＋層３１上のｐｏｌｙ−８ｉ２３をトランジスタに
おけるバラスト抵抗としても使用できる。The poly-8i 23 on the n+ layer 31 can also be used as a ballast resistor in a transistor.

この場合、第２図Ｇの工程終了後、半導体基板２１全面
に逆導電型のボロンをイオン注入して、ｐｏｌｙ−８ｉ
２３中のリンを補償すれば、バラスト抵抗の値も制御す
ることができる。In this case, after completing the process shown in FIG.
By compensating for phosphorus in 23, the value of the ballast resistance can also be controlled.

この時ｎ＋層３１へはひさし部の８１０２２５−２７と
ｐｏｌｙ−８ｉ ２６がマスクとなってイオン注入され
ない。At this time, ions are not implanted into the n+ layer 31 using the 810225-27 and poly-8i 26 in the eaves portion as a mask.

又耐層２９へはＳ ＋ ０２３０を通してイオン注入さ
れるが、１層２９は、ボロンで構成されているので問題
はない。Further, ions are implanted into the resistive layer 29 through S + 0230, but since the first layer 29 is made of boron, there is no problem.

結局ヤスク合わせなしで、ｐｏｌｙ Ｓｉ２３にのみ
イオン注入されることになる。In the end, ions are implanted only into the poly Si 23 without alignment.

しかる後アニールを行って注入層を安定させた後半導体
基板の表面上のＳｉＯ３を除去すれば良い。After that, annealing is performed to stabilize the injection layer, and then SiO3 on the surface of the semiconductor substrate may be removed.

したがって、この製造方法により製造された半導体素子
は、従来の製造方法により製造された半導体素子に比較
して素子製造時に寄生的に発生する容量及びベース抵抗
の軽減が計れる為に高周波動作が可能となり、かつ集積
度を向上させ得る。Therefore, semiconductor devices manufactured by this manufacturing method can operate at high frequencies because the capacitance and base resistance that are parasitically generated during device manufacturing can be reduced compared to semiconductor devices manufactured by conventional manufacturing methods. , and the degree of integration can be improved.

なお、上記実施例における第２図Ａに示す工程を省き、
後は同じ工程を行うと、これは接合型ＦＢＴであり、こ
の製造工程はＦＥＴにも充分応用できる。Note that the step shown in FIG. 2A in the above embodiment is omitted,
If the same steps are followed, this is a junction type FBT, and this manufacturing process can be fully applied to FETs as well.

第２の実施例を第３図Ａ、Ｂに示す。A second embodiment is shown in FIGS. 3A and 3B.

本図は第２図Ａ〜Ｆ以下の工程図である。This figure is a process diagram following FIGS. 2A to 2F.

第２図Ｆにおいてｐｏｌｙ Ｓｉ２３をエツチングし
て薄くシ（又は完全にエツチング除去し）でから第２図
Ｇと同様に、リンをｐｏｌｙ−８ｉを通して半導体に拡
散し同時にその表面に５Ｉ０２を形成する（第３図Ａ）
。In FIG. 2F, poly Si23 is etched thinly (or completely etched away), and then, as in FIG. 2G, phosphorus is diffused into the semiconductor through poly-8i and at the same time 5I02 is formed on its surface ( Figure 3 A)
.

これによって第２図Ｇにおけるｐｏｌｙ ｓｉを通し
た半導体基板へのリンの拡散を容易にする事ができる。This facilitates the diffusion of phosphorus into the semiconductor substrate through the poly-Si in FIG. 2G.

又この方法によると上部電極３５が凹型になるので電極
３５の表面積が増えることになり電極３５の抵抗を低く
することができる（第３図Ｂ）。Further, according to this method, since the upper electrode 35 has a concave shape, the surface area of the electrode 35 increases, and the resistance of the electrode 35 can be lowered (FIG. 3B).

第３の実施例を第４図Ａ、Ｂに示す。A third embodiment is shown in FIGS. 4A and 4B.

第１の実施例において、第２図りにおけるポリシリコン
２６の代わりに５ｉ３Ｎ４２６Ａを形成しく第４図Ａ）
、５ｉ３Ｎ４２６Ａ及びＳ ｉ３ Ｎ４２８にイオン注
入を行う。In the first embodiment, 5i3N426A is formed in place of the polysilicon 26 in the second diagram (Figure 4A).
, 5i3N426A and S i3 N428.

その後第２図Ｅの工程と同様に５ｉ３Ｎ４２８の選択エ
ツチングを行い、又５ｉ２Ｎ４２８をマスクに５ｉｎ２
２７をエツチングする。After that, selective etching of 5i3N428 was performed in the same manner as in the process shown in FIG.
Etch 27.

次に露出した５ｉ３Ｎ４２６Ａを同様に選択エツチング
を行ってから、Ｓ ｓ ａ Ｎ４２６ Ａをマスクにし
て、ＳｉＯ□２５をエツチングして拡散の窓あけを行う
。Next, the exposed 5i3N426A is selectively etched in the same manner, and then the SiO□25 is etched using the SsaN426A as a mask to open a diffusion window.

その後第２図Ｆ、Ｇ、Ｈと同様の工程を行うと第４図Ｂ
となる。After that, the same steps as in Fig. 2 F, G, and H are performed, and Fig. 4 B
becomes.

この方法によれば接合のパッシベーション膜トして５ｉ
０２５１３Ｎ４構造となり、よシ信頼性の秀れたものと
なる。According to this method, a passivation film is formed on the junction and 5i
It has a 02513N4 structure and has excellent reliability.

４層２５〜２８の主な役割を簡単にまとめると次のよう
になる。The main roles of the four layers 25 to 28 are briefly summarized as follows.

５ｉＯ２２５はパシベーションのためのものである。5iO225 is for passivation.

ｐｏｌｙ−８ｉ２６又は５ｉ３Ｎ４２６Ａは、Ｓ ｉＯ
ｓ２５が最後まで残るように保護するもの、すなわち、
５ｉ０２３０．３２を除去する際、５ｉｎ２２５が同時
に除去されるのを防止するものであり、又、電極形成時
にひさしとしての機能を果すものである。poly-8i26 or 5i3N426A is SiO
What protects s25 from remaining until the end, i.e.
When removing 5i0230.32, it prevents 5in225 from being removed at the same time, and also functions as a canopy during electrode formation.

・Ｓ ｉＯ２２７はｐｏｌｙ−８ｉ２６又はＳ
ｔ ３ Ｎ４２６Ａが最後まで残るように保護するも
のであり、具体的には１層２９の形成時に酸化して５ｉ
Ｏ２３０，３２の除去時に同時に除去されるのを防ぎ、
又は５ｉ３Ｎ４２４．２８の除去時に同時に除去される
のを防ぐものである。・SiO227 is poly-8i26 or S
This protects the t 3 N426A so that it remains until the end, and specifically, it oxidizes and 5i when forming the first layer 29.
Preventing O230 and O32 from being removed at the same time,
Or it prevents it from being removed at the same time when removing 5i3N424.28.

５Ｉ３Ｎ４２８はイオン注入による窓あけに用いるもの
である。5I3N428 is used for opening windows by ion implantation.

この発明による半導体素子の製造方法はマスク合わせを
なくシ、シかも電極形成をセルファライン方式とするこ
とにより、マスク合わせおよびリフトオフ法による欠点
を除去し得、又導電層２９゜３１間の距離をｐｏｌｙ−
３ｉ２３のエツチングのみで制御できるため、高周波Ｆ
ＥＴ及び高集積度、高周波動作が必要とされる集積回路
のトランジスタに応用できる。The method for manufacturing a semiconductor device according to the present invention eliminates mask alignment and uses a self-line method for electrode formation, thereby eliminating the drawbacks caused by mask alignment and lift-off methods, and reducing the distance between conductive layers 29 and 31. poly-
Since it can be controlled only by etching 3i23, high frequency F
It can be applied to transistors in ET and integrated circuits that require high integration and high frequency operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の半導体素子の製造方法を説明するための
断面図、第２図はこの発明による半導体素子の製造方法
の一実施例を説明するための断面図、第３図及び第４図
は上記実施例の一部変更により製造される半導体素子を
示す断面図である。 ２１・・・・・・半導体基板、２２．２９・・・・・・
ｐ層、２３゜２６”−ｐｏｌｙ−８ｉ、 ２４、２６
Ａ 、 ２ Ｂ ＝Ｓ ｉ３Ｎ４．２５．２７，３０，
３２・・・・・・Ｓ １０２、３３．３４・・・・・・
電極。FIG. 1 is a sectional view for explaining a conventional method for manufacturing a semiconductor device, FIG. 2 is a sectional view for explaining an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIGS. 3 and 4 FIG. 2 is a cross-sectional view showing a semiconductor device manufactured by partially modifying the above embodiment. 21... Semiconductor substrate, 22.29...
p layer, 23°26”-poly-8i, 24, 26
A, 2B = S i3N4.25.27,30,
32...S 102, 33.34...
electrode.

Claims (1)

【特許請求の範囲】[Claims] １ 第１導電型の半導体基板の上にすくなくともポリシ
リコン層、第１窒化シリコン膜を順に形成する工程と、
前記第１窒化シリコン膜に窓を開けた後この第１窒化シ
リコン膜をマスクとして前記ポリシリコン層をメサ状に
エツチングしこのメサ状部上面から前記第１窒化シリコ
ン膜がひさし状に張り出すようにする工程と、前記半導
体基板上全面に第１シリコン酸化膜、ポリシリコン膜ま
たは第２窒化ミリコン膜、第２シリコン酸化膜、第３窒
化シリコン膜を順に形成する工程と、前記半導体基板表
面にイオン注入を行なった後選択エツチングにより前記
第３窒化シリコン膜を前記ひさしの裏、前記メサ状部側
面、前記ひさし直下の前記半導体基板の上に残す工程と
、この第３窒化シリコン膜をマスクとして前記第１窒化
シリコン膜上及び前記半導体基板上の前記第２シリコン
酸化膜、前記ポリシリコン膜または第２窒化シリコン膜
、前記第１シリコン酸化膜を順に除去し前記斗導体基板
の表面を露出する工程と、この露出部分から前記第１窒
化シリコン膜及び前記第３窒化シリコン膜をマスクにし
て第２導電型不純物の拡散を行ない第２導電型導電領域
及びその表面に第３シリコン酸化膜を形成する工程と、
前記第１窒化シリコン膜及び前記第３窒化シリコン膜を
除去し前記メサ状部上面を露出する工程と、この露出部
分から前記第２シリコン酸化膜及び前記第３シリコン酸
化膜をマスクにして第１導電型不純物を拡散し前記半導
体基板内に第１導電型お導領域を形成する工程と、前記
第３シリコン酸化膜、前記第１導電型導電領域形成時に
前記メサ状部上面に形成される第４シリコン酸化膜をそ
れぞれ除去し前記第２導電型導電領域の表面及び前記メ
サ状部上面を露出する工程と、この露出部分に電極形成
を行なう工程とを含むことを特徴とする半導体素子の製
造方法。1 forming in order at least a polysilicon layer and a first silicon nitride film on a semiconductor substrate of a first conductivity type;
After opening a window in the first silicon nitride film, the polysilicon layer is etched into a mesa shape using the first silicon nitride film as a mask, so that the first silicon nitride film protrudes like a canopy from the upper surface of the mesa shape. a step of sequentially forming a first silicon oxide film, a polysilicon film or a second silicon nitride film, a second silicon oxide film, and a third silicon nitride film on the entire surface of the semiconductor substrate; a step of leaving the third silicon nitride film on the back of the eaves, on the side surfaces of the mesa-shaped portion, and on the semiconductor substrate directly under the eaves by selective etching after ion implantation, and using the third silicon nitride film as a mask. The second silicon oxide film, the polysilicon film or the second silicon nitride film, and the first silicon oxide film on the first silicon nitride film and the semiconductor substrate are sequentially removed to expose the surface of the conductor substrate. step, and from this exposed portion, using the first silicon nitride film and the third silicon nitride film as masks, a second conductivity type impurity is diffused to form a second conductivity type conductive region and a third silicon oxide film on the surface thereof. The process of
removing the first silicon nitride film and the third silicon nitride film to expose the upper surface of the mesa-shaped portion; and removing the first silicon oxide film from the exposed portion using the second silicon oxide film and the third silicon oxide film as masks. a step of diffusing conductivity type impurities to form a first conductivity type conductive region in the semiconductor substrate; 4. Manufacturing a semiconductor device, comprising the steps of: removing each silicon oxide film to expose the surface of the second conductivity type conductive region and the upper surface of the mesa-shaped portion; and forming an electrode on the exposed portion. Method.