JPS5816548B2 - 微小電子装置を選択的に金属化するための方法 - Google Patents

微小電子装置を選択的に金属化するための方法

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JPS5816548B2
JPS5816548B2 JP51023363A JP2336376A JPS5816548B2 JP S5816548 B2 JPS5816548 B2 JP S5816548B2 JP 51023363 A JP51023363 A JP 51023363A JP 2336376 A JP2336376 A JP 2336376A JP S5816548 B2 JPS5816548 B2 JP S5816548B2
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Description

【発明の詳細な説明】 本発明は微小電子装置の製造に関し、さらに具体的には
唯一つのクリティカルなマスキング段階を有するプロセ
スによって与えられる多重磁性薄膜を有する磁気バブル
・ドメイン・チップの製造に関する。
半導体装置及びバブル・ドメイン装置の如き微小電子装
置の製造においては、互に正確な整列関係になければな
らない多重材料層を形成する事がしばしば必要とされ名
。
例えば磁気バブル・ドメイン装置の製造にかいては、導
体層が磁性材料中の磁気バブル・ドメインを移動するの
に使用される伝搬層と正確に整列される事がしばしば必
要であるＯ例えば、ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ Ｖｏｌｕｍｅ
１５．４６．Ｎｏｖｅｍｈｅｒ１９７２、第１８２
６頁の論文には最終装置構造体を与えるだめに複数個の
マスキング段階及び整列が使用される事が開示されてい
る。
バブル・ドメイン分野においても、高い解像力マスクを
みだりに使用せず、クリティカル整列が保持されなけれ
ばならない多重マスク工程を必要としない改良製造プロ
セスを与える試みがなされている。
例えばＡ−Ｈ，Ｂｏｂｅｃｋ等はＩ ＥＥＥＴｒａｎｓ
ａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ。
Ｖｏｌｕｍｅ ＭＡＧ−９，４３，Ｓｅｐｔｅｍｂｅｒ
１９７３、第４７４頁中の論文において、この様なプロ
セスを開示している。
Ｂｏｂｅｃｋ等のプロセスにおいては、バブル・ドメイ
ン装置を製造するだめの単一レベル冶金層が使用される
。
特に、種々の装置機能に対し使用され電流を感知装置に
与えるために使用される導体層の付着中バブル・ドメイ
ン・チップの感知領域を防護するだめにシャドウ・マス
クが使用されている。
しかしながらシャドウ・マスクの使用は全ウニ・・処理
及び小磁気バブル・ドメイン感知器が使用される時には
欠点が多い。
従って、本発明はバブル・ドメイン・チップのすべての
機能が唯一つのクリティカルなマスキング段階を使用し
て与えられる改良プロセスを与える事にある。
完全磁性チップの種々の機能は米国特許第３７０１１２
５号に説明されている。
これ等は読取り、書込み、伝搬（貯蔵）、転送及び、も
しくは崩壊を含む。
上記特許を参照して明らかなる如く導体線はこれ等の機
能を遂行する個々のバブル・ドメイン装置に対し使爪さ
れる。
例えば、導体線はバブル・ドメインを薄膜中で移動させ
るために使用させる材料と同一の材料より成る磁気抵抗
感知器である事が好ましい感知素子に電流をもたらすた
めに使用される。
適当な材料はＮ ｉ Ｆ ｅであり、パーマロイ（Ａｌ
ｌｅｇｈａｎｙ ＬｕｄｌｕｍＣｏｒｐの商品名）が特
に良好な例である。
本発明の方法においては、伝搬回路及び導体回路が同一
マスキング層を使用して異なる時に付着される。
こ＼で「付着」とは材料の層を形成するだめの任意のプ
ロセスを含み、電着、蒸着、スパッタリング等の如き公
知プロセスを含む。
導体層の形成中、感知器は粗に整列されたマスク層によ
って保護される。
この粗に整列されたマスク層は後に除去され得、その整
列はクリティカルではない。
同様に、この様なマスク層の使用は高価なシャドウ・マ
スクの必要性を除去する。
さらに、シャドウ・マスクはマスク上につみ上げられる
材料のために多数回の付着工程に対して長持ちしなへさ
らにシャドウ・マスクを使用したプロセス技法は大きな
ウニ・・、特に極めて小さなバブル・ドメインを有する
大ウニ・・の処理には適合しない。
この様な大ウェハの場合、数百側もの感知器が、単にウ
ェハの縁に沿って存在するばかりでなく、ウェハの全表
面上に散乱している。
この様なチップの場合、全ウニ・・・パツケジが特に望
ましく、この様なパツケジは本発明では与えられ得るが
、シャドウ・マスクを使用するプロセスでは容易に与え
られない。
従って本発明の目的は同一マスキング層を使用して形成
される多重金属層を有する微小電子構造体を製造する技
法を与える事にある。
本発明の目的は唯一のクリティカル・マスキング段階を
使用して、磁気バブル・ドメイン・チップを形成するだ
めの改良プロセスを与える事にある０ 本発明の他の目的は多重レジスト層が使用されるが、レ
ジスト層の除去が下の金属化層に悪影響を与えない磁気
バブル・ドメイン・チップを形成する改良プロセスを与
える事にある。
本発明の他の目的はシャドウ・マスクが必要とされない
微小電子装置を形成する改良プロセスを与える事にある
。
本発明は磁気バブル・ドメイン装置及び他の微小電子装
置、特に小寸法及び低コストが必要とされる装置を形成
するだめのプロセス技法を与える事にある。
多重金属化層の正確な位置付けが多数のマスクの正確な
整列を必要とせず、多数の高解像力マスクを必要とする
事なく与えられる。
特に、少なく共２つの金属化薄膜（層）を有する基板の
選択的金属化が与えられる。
第１の金属薄膜が付着され、第１のレジスト層が被覆さ
れ、第１のレジスト層は異なる領域で第１の金属層を露
出するため露光及び現像によってパターン化される。
この時、第２のレジスト層が全基板上に与えられ、第２
のレジスト層が選択的露光及び現像によってパターン化
される。
この第２のレジスト層はチップの選択的領域（例えば感
知領域）をその後の金属化から保護するマスクを与える
。
この後筒２の金属化薄膜がチップ上に付着され、レジス
ト層は除去される。
従って、第２の金属化層は第１の金属化層上のみに残さ
れ、チップの他の部分からは排除される。
好ましい実施例においては、金属化層の１つは磁気バブ
ル・ドメイン伝搬に対して使用される軟磁性材料であり
、他方他の金属層は電流をバブルドメイン感知器に与え
る如き種々のバブル・ドメイン装置機能に対して使用さ
れる非磁性導電材料より成る。
この場合、第２のレジスト層は感知器が導電層によって
被覆されるのを保護する。
本発明の実施に当っては、レジスト層は前にパターン化
された層に悪影響を与えないパターン化層を与える様選
択的に露光及び現像され得る材料より成る。
従って、レジストは光によって露光され得るホトレジス
トもしくは電子ビームもしくはＸ線に敏感なレジストで
あり得る。
この様なレジストは周知であり、その実例は以下に与え
られる。
第２のレジスト層はプロセス段階中におかされてはなら
ない下の金属化層の部分の上の保護層を与えるのに使用
される事に注意されたい一第２のレジスト層は下のレジ
スト層もしくは第１の金属層をおかさない様に露光及び
現像され得る事が発見されている。
従って、第１のレジスト層の解像力及び完全性が保持さ
れ 第１のレジスト層が第２の金属化層の付着のだめの
マスキング層として使用され得る。
この結果、第２の金属層の形成のために同等クリティカ
ルな整列は必要とされな１第１図は適当な基板（図示さ
れず）上に付着された通常の連続磁気バブル層１０（ガ
ーネットもしくはアモルファス磁性材料）を有する磁気
バブ。
ル装置９を示す。
通常のスペーサ層１１（Ｓｉｎ２）が層１０上に付着さ
れ得る。
次に、ＮｉＦｅもしくはＡｕの如き金属材料の薄膜１２
が１１の全領域上に付着される。
薄膜１２はその後の第１の金属化層のめつきに対する金
属導体として働く。
その。厚さはこの目的のために適切な電気的コンダクタ
ンスを与えるに充分な大きさのものであれば十分である
。
他方とれはこの層の露出領域を除去するための食刻が同
様にその後の付着薄膜のかなりな量を除去するほど厚く
てはならない。
本発明にと・つて薄膜１２に対する好ましい厚さは３０
ナノメータ（ｎｍ） のオーダーである。
次いでポジティブ・レジストの層１３が薄膜１２上に被
覆される。
多くのこの様なレジストが市販されているが、ポリメチ
ル・メタクリレート（ＰＭＭＡ）が電子ビーム・レジス
トの適切な例である。
層１３は感知器領域１４及び伝搬領域１５を画定するた
めにＵＶ光、電子ビームもしくはＸ線照射の如き通常の
技法によって露光される。
高解像力マスク（図示されず）がこの目的に対して使用
され得るが、このマスクの正確な整列は必要とされない
。
各タイプの唯一つの領域が示されているが、単一のバブ
ル・ドメイン・チップは通常多数の感知領域１４及び多
数の伝搬領域１５を有する事を理解されたい。
第２図において、層１３は完全に現像されており、照射
領域１４及び１５は洗い流された状態にある。
次いでＮｉＦｅの如き軟磁性材料の追加の薄膜１６が公
知の技法で薄膜１２上の非被覆領域１４及び１５中に電
着される。
薄膜１６は通常約３００ ｎｍ以下の厚さ、もしくは第
１の薄膜１２の約１０倍迄の厚さである。
一般に薄膜１６の厚さは装置のパフォーマンスを最適化
する様選択され、設割者により確定され得る。
第３図は第２図の構造体の全表面上に被覆された第２の
層１７を示す。
層１７は一般にその後の金属化中感知器領域１４を保護
するのに使用されるＫＴＦＲ（Ｅａｓｔｍａｎ Ｋｏｄ
ａｃｋ社商標）の如き通常のネガ・レジストである。
これは感知器領域１４においてのみＵＶ光、電子もしく
はＸ線ビームによって照射される。
感知器が粗に保護される限り低解像力のマスク（図示さ
れず）を使用する事が出来、正確な配列は必要とされな
い。
第４図において、レジスト１７の非照射領域が現像後洗
い流され、次いで金属コンタクト薄膜１８が金属薄膜１
６の現在非被覆の部分上に電着される。
薄膜１６は非感知器領域においては完全に露出されてい
るので、これ等の領域における薄膜１６は完全に薄膜１
８によって覆われる。
感知器領域１４における電気的コンタクトは実際の感知
器素子の外部の薄膜１８によって容易に与えられる。
第６図は感知器１４と電気的に接触する金属層１８を示
し、感知器はコンタクト層１８が付着された時レジスト
１７によって保護されていも薄膜１８は金の如き高導電
率を有する材料より成る。
その厚さは略３００ｎｍの厚さである事が好ましく、も
しくは必要に応する。
即ちその厚さは薄膜１６と略同−の厚さであり、薄膜１
２よりはるかに厚い。
一般に、コンタクト層１８は電子泳動等による悪影響の
ない良好な導電率を与える厚さを有する。
層１８は感知器１４、伝送線、発生器及び崩壊器に電流
を与えるのに使用される導電体層であムこれは第１の金
属化層（磁性層）に対して使用されたものと同一レジス
ト層を使用して付着され本本発明の実施に際し、この第
２のレジスト層は、第２の金属化に対して使用されなけ
ればならない下方のレジスト層１３に悪影響を与える事
なく感知器保護を与えるために付着され、露光され及び
現像され得る事が発見された。
第５図において、レジスト１３及び１７の残された部分
は適当な溶剤によって除去されてしまった状態にある。
よって領域１４及び１５を取りまく今や露呈された部分
から薄膜１２を除去するに十分な時間にわたって例えば
化学食刻剤を用いる食刻ステップが全構造体上に適用さ
れる。
この食刻剤は同様に薄膜１６及び１８の表面からも若干
量の材料を除去するが、それは相対的に厚いので実質上
不変のまま残される。
そのかわりに、上方の薄膜１８を食刻段階中に保護する
事が出来る。
第５図の完成された構造体は領域１５において金の薄膜
１８が完全にＮｉＦｅ１６を覆っているの・で、これ等
の領域においては高い導電率層１８を有する。
薄膜１８の他の部分は感知器領域１４におけるＮｉＦｅ
薄膜の所望の高磁化率を劣化する事なく又感知器を短絡
する事なく領域１４に高導電性コンタクト１４を与える
（第６図参照）。
領域１４及び１５は同等高解像力マスクの正確な整列を
必要とする事なく、互に関して正確に画定された位置を
有する。
層１７は感知器保護のだめにのみに使用され、領域１４
及び１５の画定のために使用されるものではないので第
２のレジスト層１７をパターン化するのに使用されるマ
スクには正確な整列及び高解像力は必要とされない。
層１３及び１γは夫々反対型、即ちポジ及びネガ・レジ
ストであるものとして説明されだカ瓢勿論照射される領
域を適当に変えて、逆の組合せもしくけ他の組合せを使
用する事が可能である。
例えば、レジスト１３及び１７は同−型のレジスト（共
にポジか共にネガ）であり得るが、第２のレジスト層に
対し使用される現像剤が第１のレジスト層を不利に食刻
し、第１の金属層１６の好ましくない部分を露出しては
ならない。
２つのポジのレジストの使用の一例はポジネイプＡＺ−
１３５０レジス） （Ｓｈｉｐｌｅｙ社商品名）もしく
はその等何体をレジスト層１７に使用し、第１のレジス
ト層１３としてＰＭＭＡを使用する事にある。
電着に代り、薄膜１６及び１８はもし所望ならば通常の
技法によって蒸着され得る。
しかしながら、これは低収率工程でありマスキング層１
３及び１７に対して高いアスペクト比を必要とするので
電着はと有利でない。
さらに薄膜１２は磁性材料である必要はなく、この実施
例におけるその機能は第１の金属層１６の形成のための
めつき基盤を与える事にあるので、もし望まれるならば
金もしくは他の材料であり得る。
第１の金属層は発生、伝搬及び崩壊の如きバブル・ドメ
イン機能のために使用される磁性層として示され、第２
の金属層１８は導体層として示されだが、この様な層１
６及び１８は図示されたものと逆の順序に付着され得る
。
【図面の簡単な説明】
第１図は本発明が適用され得る部分的に製造された磁気
バブル・ドメイン装置の側面図である。 ９・・・・・・バブル装置、１０・・・・・・バブル層
、１１・・・・・・スペーサ層、１２・・・・・・めっ
き用導体層、１３・・・・・・第１ホトレジスト層、１
４，１５・・・・・・感知器及び伝搬領域。 第２乃至４図は第１図の装置に対する本発明のその後の
工程のパホーマンスを示しだ図である。 １６・・・・・・磁性第１金属層、１７・・・・・・第
２ホトレジスト、１８・・・・・・第２金属層。 第５図は本発明に従って構成された完成装置の図である
。 第６図は第５図の線６−６から見た電気的コンタクトの
付された感知器の平面図である。

Claims (1)

  1. 【特許請求の範囲】 １（ａ）微小電子装置上に第１の金属薄膜を付着し、 （ｂ） 上記装置を第１のレジスト層で被覆し、（ｃ
    ） 上記第１のレジスト層を、上記第１の金属薄膜が
    上記装置の所定の第１及び第２の領域において露呈され
    るように露出及び現像し、 （ｄ） 上記第１及び第２の領域に第２の金属薄膜を
    付着し、 （ｅ） 上記装置を第２のレジスト層で被覆し、（ｆ
    ） 上記第１の領域を露呈させ、上記第２の領域をそ
    の後の付着から保護する如く上記第２のレジスト層を露
    出及び現像し、 （ｇ） 上記第１の領域の上記第２の薄膜上へ第３の
    金属薄膜を付着し、 （ｈ） 上記レジスト層を除去して上記第１もしくは
    第２の領域でない上記第１の金属薄膜の部分を露呈させ
    、 （１）該第１の金属薄膜の上記部分を除去する事より成
    る微小電子装置を選択的に金属化するだめの方法。 ２ 第１のレジスト層が第１及び第２の領域を画成する
    だめに高分解能マスクを用いて露出され、第２のレジス
    ト層が第２の領域を保護するためにより低い分解能のマ
    スクを用いて露出される事を特徴とする第１項記載の微
    小電子装置を選択的に金属化するための方法。
JP51023363A 1975-03-05 1976-03-05 微小電子装置を選択的に金属化するための方法 Expired JPS5816548B2 (ja)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS588579B2 (ja) * 1975-08-20 1983-02-16 松下電器産業株式会社 ハンドウタイソウチノセイゾウホウホウ
US4172758A (en) * 1975-11-07 1979-10-30 Rockwell International Corporation Magnetic bubble domain device fabrication technique
US4088490A (en) * 1976-06-14 1978-05-09 International Business Machines Corporation Single level masking process with two positive photoresist layers
US4272348A (en) * 1978-11-20 1981-06-09 International Business Machines Corporation Bubble device fabrication
US4226691A (en) * 1978-11-24 1980-10-07 National Semiconductor Corporation Bubble memory process using an aluminum plus water chemical reaction
US4229248A (en) * 1979-04-06 1980-10-21 Intel Magnetics, Inc. Process for forming bonding pads on magnetic bubble devices
US4328298A (en) * 1979-06-27 1982-05-04 The Perkin-Elmer Corporation Process for manufacturing lithography masks
US4251621A (en) * 1979-11-13 1981-02-17 Bell Telephone Laboratories, Incorporated Selective metal etching of two gold alloys on common surface for semiconductor contacts
US4299680A (en) * 1979-12-31 1981-11-10 Texas Instruments Incorporated Method of fabricating magnetic bubble memory device having planar overlay pattern of magnetically soft material
US4334951A (en) * 1980-03-12 1982-06-15 Bell Telephone Laboratories, Incorporated Fabrication technique for the production of devices which depend on magnetic bubbles
DE3016050C2 (de) * 1980-04-25 1985-08-29 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung von Fotolackstrukturen für integrierte Halbleiterschaltungsanordnungen
US4325181A (en) * 1980-12-17 1982-04-20 The United States Of America As Represented By The Secretary Of The Navy Simplified fabrication method for high-performance FET
DE3232837A1 (de) * 1982-09-03 1984-03-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer 2-ebenen-metallisierung fuer halbleiterbauelemente, insbesondere fuer leistungshalbleiterbauelemente wie thyristoren
US4526859A (en) * 1983-12-12 1985-07-02 International Business Machines Corporation Metallization of a ceramic substrate
US4582722A (en) * 1984-10-30 1986-04-15 International Business Machines Corporation Diffusion isolation layer for maskless cladding process
US4663186A (en) * 1986-04-24 1987-05-05 International Business Machines Corporation Screenable paste for use as a barrier layer on a substrate during maskless cladding
JPH0238571A (ja) * 1988-07-27 1990-02-07 Tokyo Electron Ltd 処理装置
US5226232A (en) * 1990-05-18 1993-07-13 Hewlett-Packard Company Method for forming a conductive pattern on an integrated circuit
US5203944A (en) * 1991-10-10 1993-04-20 Prinz Fritz B Method for fabrication of three-dimensional articles by thermal spray deposition using masks as support structures
US6713237B2 (en) 2000-07-27 2004-03-30 Seagate Technology Llc Single layer lift-off method for making an electronic device
JP3867017B2 (ja) * 2002-05-24 2007-01-10 Ｔｄｋ株式会社 パターン形成方法、マイクロデバイスの製造方法、薄膜磁気ヘッドの製造方法、磁気ヘッドスライダの製造方法、磁気ヘッド装置の製造方法、磁気記録再生装置の製造方法
US20090008133A1 (en) * 2003-12-30 2009-01-08 Bullard Jeffrey W Patterned Circuits and Method for Making Same
US9219178B2 (en) * 2014-03-21 2015-12-22 Kabushiki Kaisha Toshiba Method to fabricate collimator structures on a direct conversion semiconductor X-ray detector

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4857555A (ja) * 1971-11-19 1973-08-13
JPS4937541A (ja) * 1972-08-09 1974-04-08

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2728693A (en) * 1953-08-24 1955-12-27 Motorola Inc Method of forming electrical conductor upon an insulating base
US3192136A (en) * 1962-09-14 1965-06-29 Sperry Rand Corp Method of preparing precision screens
US3700445A (en) * 1971-07-29 1972-10-24 Us Navy Photoresist processing method for fabricating etched microcircuits
US3837907A (en) * 1972-03-22 1974-09-24 Bell Telephone Labor Inc Multiple-level metallization for integrated circuits
CA998778A (en) * 1972-07-13 1976-10-19 Martin M. Skowron Semiconductor manufacturing process
DE2304685C3 (de) * 1973-01-31 1975-07-17 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung mikroskopisch kleiner Metall- oder Metallegierungs-Strukturen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4857555A (ja) * 1971-11-19 1973-08-13
JPS4937541A (ja) * 1972-08-09 1974-04-08

Also Published As

Publication number Publication date
CA1071761A (en) 1980-02-12
GB1522004A (en) 1978-08-23
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FR2303379A1 (fr) 1976-10-01
US3957552A (en) 1976-05-18
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DE2555299A1 (de) 1976-09-16

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