JPS58165151A - Instruction processing device - Google Patents

Abstract

PURPOSE:To make a microprogram unnecessary to simplify the constitution, by writing preliminarily control information for every classification of instruction words into a storage part and decoding an instruction word, which is read out from a main storage device, to execute it. CONSTITUTION:The instruction word read out from an instruction memory IM is set to an instruction register IR. An instruction phase counter PHC designates the address of a storage part CS where control information is stored. Information of the register IR and the counter PHC are given to the storage part CS. Setting of various registers, opening and closing of bus gates, and the control of an operation processing part ALU are performed on a basis of informtion read out from the storage part CS. A cycle end signal is certainly placed at the end of one control information of the storage part CS. When the end signal is read out from the storage part CS, one processing is terminated.

Description

【発明の詳細な説明】 発明の技術分野 本発明は、命令語群の解読、実行を簡単な構成により行
なうことができる命令処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to an instruction processing device that can decode and execute a group of instruction words with a simple configuration.

従来技術と問題点 命令処理装置は、主記憶装置から読出した命令語を解読
し、それＫよシ定められた制御順序に従って演算処理部
のレジスタやゲート等を制御する制御部を有し、この制
御部はハードワイヤド方式とマイクロプログラム方式と
による構成が知られている。Prior Art and Problems The instruction processing device has a control section that decodes the instruction word read from the main memory and controls the registers, gates, etc. of the arithmetic processing section according to a predetermined control order. The control section is known to have a hard-wired configuration or a microprogrammed configuration.

前者のハードワイヤド方式は、命令語種別毎に各部の制
御信号を発生するシーケンス回路を、ワイヤドロシック
で実現するものであるから、構成が非常に、複雑になる
ものであった。従って設計。In the former hard-wired system, a sequence circuit that generates a control signal for each part for each command type is realized by wire logic, and therefore the configuration is extremely complicated. Therefore design.

製作、保守が容品でなく、金物量が多いことによシ大型
且つ高価とな夛、更に命令語種別の追加。It is not easy to manufacture and maintain, it is large and expensive due to the large amount of hardware, and additional types of command words have been added.

変更が困難であると共に１不規則性構造であるから集積
回路化も困難であった。It is difficult to modify, and since it has a single irregular structure, it is also difficult to integrate it into an integrated circuit.

又後者のマイクロプログラム方式は、マイクロ命令を記
憶し大制御記憶装置を設け、主記憶装置から読出し九命
令語の解読結果に基いて制御記憶装置からマイクロ命令
を読出して各部を制御するものであり、例えば第１図に
示すように、主記憶装置２、演算処理部３、マイクロプ
ログラム制御部４及び制御記憶装置ｊｓＫよシ命令処理
装置ｌが構成され、入力装置６を介して入力され九デー
タを処理し、又出力装置７を介して処理し九データを出
力するものである。そしてマイクロプログラム制御部４
は、主記憶装置意から読出し大命令語を解読し、その結
果に基いて制御記憶装置５からマイクロ命令を読出して
点線で示すように各部へ制御信号を加えるものである。The latter microprogram method is one in which a large control memory is provided for storing microinstructions, and each part is controlled by reading microinstructions from the control memory based on the results of reading nine instruction words from the main memory. For example, as shown in FIG. 1, a main memory device 2, an arithmetic processing section 3, a microprogram control section 4, a control storage device jsK, and an instruction processing device l are configured, and nine data inputted via an input device 6 are stored. It processes and outputs nine data via the output device 7. and microprogram control section 4
1 decodes the large instruction word read from the main memory, reads microinstructions from the control memory 5 based on the result, and applies control signals to each section as shown by dotted lines.

しかし、マイクロプログラム制御部４には命令デコーダ
やシーケンス回路を必要とすることＫより、相当の回路
規模となる。又マイクロプログ２ムはそのステップ数に
よっ□ても異なるが、設計に相当の期間を要することＫ
なるので、高価なものとなる。従ってマイクロプログラ
ム制御部４と制御記憶装置５とを含む制御−は、ハード
ワイヤド方式の制御部に比較して幾分簡単になるとして
も、やはシ複雑な構成で小蓋化するのは容易でなかつ発
明の目的 本発明は、構成を簡単化し且つ規則的構造が採）得るこ
とＫより集積回路化を容易ＫＬ、更にマイクロプログラ
ムを不要としなから電融通性を与えて、廉価な命令処理
装置を提供することを目的とするものである。以下実施
例について詳細に説明する。However, since the microprogram control section 4 requires an instruction decoder and a sequence circuit, the circuit size becomes considerably large. Also, although the number of steps required for microprograms differs, it takes a considerable amount of time to design them.
Therefore, it becomes expensive. Therefore, although the control including the microprogram control section 4 and the control storage device 5 may be somewhat simpler than a hard-wired control section, it is still complicated and difficult to downsize. OBJECTS OF THE INVENTION The present invention simplifies the configuration and adopts a regular structure, which makes it easier to integrate the circuit, and also eliminates the need for microprograms, provides electrical flexibility, and provides inexpensive instructions. The purpose is to provide a processing device. Examples will be described in detail below.

発明の実施例 ＷｔＳ図は本発明の実施例の要部ブロック線図であり、
ＰＨＣは基本マシンサイクル毎にカウントアツプする命
令フェーズカウンタ、Ｃ８は命令語種別毎の各部の制御
信号をマシンサイクルに従って記憶し九制御信号記憶部
であシ、命令語種別毎にその実行に要するマシンサイク
ル数が異なることｋなるが、最Ｉ／Ｉｋ−ｖシンサイク
ルであることを示すサイクルエン１ニー信号ＣＩも記憶
されている。又Ｐｃ：、、。Embodiment of the invention WtS diagram is a main part block diagram of an embodiment of the invention,
PHC is an instruction phase counter that counts up every basic machine cycle, and C8 is a control signal storage unit that stores control signals for each part for each instruction type according to the machine cycle, and stores the control signals of each part for each instruction type according to the machine cycle required for execution. Although the number of cycles is different, a cycle en-neigh signal CI indicating that the cycle is the most I/Ik-v thin cycle is also stored. Also Pc:,,.

はプログラムカウンタ、ＩＭはインストラクションメモ
リ、ＩＲはインストラクションレジスタ、Ｐｌはカウン
トアツプする為の＋１回路、ＲＡ、ＲＢは汎用レジスタ
、ｖ、ｗ、ｘ、ｙ、ｚはハスゲート、ＡＬＵは演算処理
部、ＲＡＭはデータを格納するメモリ、ＢＲはレジスタ
、ＦＦはフリップフロップである。is the program counter, IM is the instruction memory, IR is the instruction register, Pl is the +1 circuit for counting up, RA, RB are general-purpose registers, v, w, x, y, z are the lotus gates, ALU is the arithmetic processing unit, RAM is a memory for storing data, BR is a register, and FF is a flip-flop.

命令語種別毎にその実行Ｋｌするマシンサイクル数及び
各マシンサイクルに於けるレジスタ操作やバスゲート操
作が異なるものであるが、命令語種別に対応した各マシ
ンサイクルに於ける各部の制御信号が、Ｍ行×Ｎビット
の形で制御信号記憶部Ｃ８Ｋ配憶され、　インストラク
シ目ンレジスタＩＲＫセットされ大命令語種別情報と命
令フェーズカウンタＰＨＣの出力とがアドレス情報とな
って制御信号記憶部Ｃ８からの読出しが行なわれ、サイ
クルエンド信号ＣＥが読出されると、命令フェーズカウ
ンタＰＨＣは１０”のセット即ちリセットされる。Although the number of machine cycles to be executed and the register operations and bus gate operations in each machine cycle are different for each instruction word type, the control signals for each part in each machine cycle corresponding to the instruction word type are as follows. The control signal storage section C8K is stored in the form of M rows x N bits, the instruction register IRK is set, the large instruction word type information and the output of the instruction phase counter PHC become address information, and the address information is transferred from the control signal storage section C8. When a read is performed and the cycle end signal CE is read, the instruction phase counter PHC is set or reset to 10''.

従って命令フェーズカウンタＰＨＣと制御信号記憶部Ｃ
ｓとＫより、命令デコーダやシーケンス回路を含む制御
部に相当する動作が行なわれることになる。Therefore, the instruction phase counter PHC and control signal storage section C
s and K perform operations corresponding to a control section including an instruction decoder and a sequence circuit.

基本的な動作は次に示すものとなる。The basic operation is as shown below.

（１）　　インストラクションメモリＩＭからグログラ
ムカウンタＰＣで指定された番地の命令語が読出されて
インストラクションレジスタＩＲＫセットされる。なお
プログラムカウンタＰＣは制御信号記憶部Ｃ８からのセ
レクト信号ＳＥＬにより初期値の設定、＋１回路ＰＩＫ
よゐ歩進又はインストラクションレジスタ！Ｒにセット
された分岐先アドレス情報等の選択が行なわれ、インス
トラクションレジスタＩＲは制御信号記憶部Ｃ８からの
セット信号に従ってインストラクションメモリ！Ｍから
読出した命令語のセットを行なう。(1) The instruction word at the address specified by the program counter PC is read from the instruction memory IM and the instruction register IRK is set. Note that the program counter PC has an initial value set by the select signal SEL from the control signal storage section C8, and +1 circuit PIK.
Step forward or instruction register! The branch destination address information set in R is selected, and the instruction register IR is set to the instruction memory ! according to the set signal from the control signal storage section C8. The instruction word read from M is set.

（２）命令７エーズカウンタＰＨＣは前回の命令実行完
了時点でリセットされ、カウント内容は０となっている
。(2) The instruction 7 aids counter PHC is reset at the time of completion of the previous instruction execution, and the count content is 0.

（３）　　インストラクションレジスタＩＲＫセットさ
れ大命令語のファンクション部（命令語種別情報）と命
令フェーズカウンタＰＨＣの内容とがアドレス情報とし
て制御信号記憶部ＣＢＫ加えられ、☆種のレジスタのセ
ット信号やパスゲートの開閉制御信号、演算処理部ムＬ
Ｕの制御信号等が読出される。(3) The instruction register IRK is set, and the function section (instruction word type information) of the large instruction word and the contents of the instruction phase counter PHC are added to the control signal storage section CBK as address information, and the set signal of the ☆ type register and the pass gate Opening/closing control signal, arithmetic processing section M
Control signals etc. of U are read out.

（４）　　制御信号記憶部Ｃ８から読出された制御信号
によ）％部が制御される。(4) The % section is controlled by the control signal read from the control signal storage section C8.

（５）１つの命令が終了すると、サイクルエンド信号Ｃ
Ｅが読出されるので、命令フェーズカウンタＰＨＣはリ
セットされる。(5) When one instruction is completed, cycle end signal C
Since E is read, the instruction phase counter PHC is reset.

（２）次に命令処理の一例として、レジスタＢＲの内容
をメーモリＲＡＭ４０　ｇ番地に書込む命令（仮シに“
ＳＴ　ａ”とする）が与えられた場合の動作を説明する
。(2) Next, as an example of instruction processing, an instruction to write the contents of register BR to address g of memory RAM 40 (temporary
The operation when ST a'' is given will be explained.

（＆）　　インストラクシ目ンレジスタＩＲＫ″″ＳＴ
ホ”に対応する命令語がセットされる。(&) Instruction register IRK″″ST
The command word corresponding to "E" is set.

中）　命令フェーズカウンタＰＨＣの内容は０、（ｅ）
　　制御信号記憶部Ｃ８からは、パスゲートＷ、Ｙを開
く制御信号と、　メモリＲＡＭのリード／ライト信号Ｒ
／Ｗのライト信号とサイクルエンド信号ＣＥとが読出さ
れる。　　　１・□・１（ｄ）　　インストラクション
ン、ジスタＩＲからメモ：、１ すＲＡＭのａ番地のアドレス情報が加えられる。(middle) The contents of the instruction phase counter PHC is 0, (e)
From the control signal storage unit C8, a control signal for opening pass gates W and Y and a read/write signal R for the memory RAM are sent.
The /W write signal and cycle end signal CE are read out. 1・□・1(d) Instruction, memo from register IR:, 1 Address information of address a of RAM is added.

（・）　メモリＲＡＭのａ番地にレジスタＢＨの内容が
書込まれる。(.) The contents of register BH are written to address a in memory RAM.

（ｆ）　　サイクルエンド信号ＣＢによｐ次のクロック
で命令フェーズカウンタＰＨＣはリセットされる。(f) The instruction phase counter PHC is reset by the cycle end signal CB at the pth clock.

前述の動作は１−ｆシンサイクルで終了することＫなる
。The above operation ends in 1-f syncycles.

俤）　次に汎用レジスタＲＡの内容と汎用レジスタＲＢ
の内容とを加算して、その結果を汎用レジスタＲＡにセ
ットする命令（仮すに１ムＤＡＩＩ、ム”とする）が与
え・られ九場合の動作を説明する。俤) Next, the contents of general-purpose register RA and general-purpose register RB
The following describes the operation in the case where an instruction (assuming 1MDAII, MU'') is given to add the contents of and set the result in general-purpose register RA.

（＆）　　インストラクションレジスタＩＲＫ”ムＤム
Ｂ、ム”　Ｋ対応する命令語がセットされる。(&) Instruction register IRK "MUDMUB,MU"K The corresponding instruction word is set.

（ｂ）　　命令フェーズカウンタＰＨＣの内容はｏｌ（
０３制御信号記憶部Ｃ８からバスゲー）Ｖを開く制御信
号及び演算処理部ＡＬＵをスルーとする制御信号が読出
される。それによって汎用レジスタＲムの内容はレジス
タＢＲＫ加えられる。(b) The contents of the instruction phase counter PHC are ol(
A control signal for opening the bus game) V and a control signal for passing through the arithmetic processing unit ALU are read out from the 03 control signal storage unit C8. The contents of general register Rm are thereby added to register BRK.

（ｄ）　　クロックによシ命令フェーズカウンタｐ−Ｈ
Ｃは＋１される。(d) Clock instruction phase counter p-H
C is increased by +1.

（・）制御信号記憶部ｃｓからレジスタＢＨのセット信
号、バスゲートｚを開く制御信号及び演算処理部ムＬＵ
のＡ人カ＋Ｂ人カの加算を行なわせる制御信号が読出さ
れる。従ってレジスタＢＲＫ汎用しジスタＲムの内容が
セットされ、その出力が演算処理部ムＬＵのＢ入力とな
り、又汎用レジスタＲＢの内容が演算処理部ムＬＵのム
入力となり、演算処理部ムＬＵの加算結果がレジスタＢ
ＲＫ加えられる。(・) Set signal of register BH from control signal storage unit cs, control signal to open bus gate z and arithmetic processing unit MLU
A control signal is read out which causes the addition of Person A + Person B. Therefore, the contents of general-purpose register BRK and register R are set, and its output becomes the B input of arithmetic processing unit LU, and the contents of general-purpose register RB become input of arithmetic processing unit LU. The addition result is in register B.
RK added.

（ｆ）　　クロックによシ命令フェーズカウンタＰ−Ｈ
Ｃは＋１され、その内容は＠１１となる。(f) Clock instruction phase counter P-H
C is incremented by +1 and its content becomes @11.

（２）制御信号記憶部Ｃ８からはレジスタＢＲのセット
信号、演算処理部ムＬＵをスルーとする制御信号、バス
ゲー）Ｗを開く制御信号、汎用レジスタＲＡのセット信
号及びサイクルエンド信号が読出される。従って加算結
果がレジスタＢＨにセットされ、演算処理部ムＬＵ　、
バスゲー）Ｗを介して汎用レジスタ８ムに加えられる。(2) The set signal of the register BR, the control signal that passes through the arithmetic processing unit LU, the control signal that opens the bus game) W, the set signal of the general-purpose register RA, and the cycle end signal are read from the control signal storage unit C8. . Therefore, the addition result is set in register BH, and the arithmetic processing unit LU,
bus game) is added to the general-purpose register 8m via W.

伽）　次のクロックにより汎用レジスタＲＡＫレジスタ
ＢＲの内容がセットされ、サイクルエンド信号ＣＥＫよ
り命令フェーズカウンタＰＨＣはリセットされる。佽) The contents of the general-purpose register RAK register BR are set by the next clock, and the instruction phase counter PHC is reset by the cycle end signal CEK.

（０次にレジスタＢ８の内容がＯの時にジャンプする命
令（仮りに“ＪＰＮ　ＢＲ”とする）が与えられた場合
の動作を説明する。(The operation when an instruction (temporarily assumed to be "JPN BR") to jump when the contents of register B8 is 0 is given will be explained.

（＆）　　インストラクションレジスタＩＲＫ“ＪＰＥ
ＢＲ”Ｋ対応する命令語がセットされる。(&) Instruction register IRK “JPE
The instruction word corresponding to BR"K is set.

（ｂ）　　命令フェーズカウンタＰＨＣの内容は０１（
ｅ）　　制御信号配憶部Ｃ８からレジスタＢＲの内容を
演算処理部ムＬＵを介してフリップフロップＦＰへ加え
る為の制御信号が読出される。(b) The content of the instruction phase counter PHC is 01 (
e) A control signal for applying the contents of the register BR to the flip-flop FP via the arithmetic processing unit LU is read from the control signal storage unit C8.

（ｄ）　　クロックによシフリッグフロツプＦＦにレジ
スタＢＲの内容がラッチされる。即ち（ＢＲ）＝０又は
（ＢＲ）　＋　００内容がラッチされる。そしてそのラ
ッチ出力は制御信号記憶部Ｃ８のアドレス情報の一部と
して加えられる。(d) The contents of the register BR are latched into the shifting flop FF by the clock. That is, (BR)=0 or (BR) + 00 contents are latched. The latch output is then added as part of the address information in the control signal storage section C8.

（ｅ）　　命令７エーズカウンタＰＨＣは＋１される。(e) Instruction 7 Aids counter PHC is incremented by 1.

（ｆ）　　制御信号記憶部Ｃ８から読出されてプログラ
ムカランタＰＣＫ加えられるセレクト信号組ルは、ラッ
チ出力が（ＢＲ）　”ｑ　Ｏの時、＋１回路Ｐｉにより
＋１された内容を選択させ、（ＢＲ）＝００時はインス
トラクションレジスタＩＲにセットされているジャンプ
先アドレスを選択させるものとなり、プログラムカウン
タＰＣＫロードされる。(f) The select signal set read from the control signal storage unit C8 and added to the program quanta PCK selects the contents incremented by +1 by the +1 circuit Pi when the latch output is (BR) )=00, the jump destination address set in the instruction register IR is selected, and the program counter PCK is loaded.

億）　サイクルエンド信号ＣＥが読出されていることＫ
よ）、次のクロックで命令フェーズカラン゛） りＰＨＣはり・セットされる。) The cycle end signal CE is read out.
Then, the instruction phase number is reset and the PHC is set at the next clock.

以上３１１類の命令の動作について説明したが、他の種
別の命令の場合も同様に命令語種別情報と命令フェーズ
カウンタＰＨＣの内容とがアドレス情報となり、命令フ
ェーズカウンタＰＨＣは！シンサイクル毎にカウンＦア
ップするので、各部を制御する制御信号が順次制御信号
記憶部ＣＳから読出されて命令が実行され、サイクルエ
ンド信号ＣＥの読出しＫよ）命令フェーズカウンタＰＨ
Ｃがリセットされて、１つの命令の実行が終了する。The operation of the 311 type instructions has been explained above, but in the case of other types of instructions as well, the instruction word type information and the contents of the instruction phase counter PHC serve as address information, and the instruction phase counter PHC is ! Since the counter F is incremented every syncycle, the control signals that control each part are sequentially read out from the control signal storage part CS, the command is executed, and the cycle end signal CE is read out from the command phase counter PH.
C is reset and execution of one instruction ends.

従って制御信号記憶部Ｃ８は命令語種別に対応し九Ｎビ
ットの制御信号を最大マシンサイクル数分記憶できる容
量の読出専用メモリ（ＲＯＭ）又は書換可能の読出専用
メモリＣＩＦＲＯＭ　）等により構成することができる
。Therefore, the control signal storage section C8 can be configured with a read-only memory (ROM) or a rewritable read-only memory (CIFROM) having a capacity that can store 9N-bit control signals for the maximum number of machine cycles in accordance with the command type. can.

発明の効果　　・：ｉ、・（１ 以上説明したように１本発明は、命令語種別に対応して
各部の制御上行なう制御信号と最終マシンサイクルを示
すサイクルエンド信号とを記憶し九制御信号記憶部Ｃ８
と命令フェーズカウンタＰＨＣとを備えて、命令語種別
情報と命令フェーズカウンタＰＨＣの内容とをアドレス
情報として制御信号記憶部ＣＢから制御信号を読出し、
サイクルエンド信号によシ命令フェーズカウンタＰＨＣ
をリセットするものであシ、制御信号記憶部Ｃ８は規則
性を有する回路構成となり、又命令フェーズカウンタＰ
−ｎｃと制御信号記憶部ＣＳとにより、従来例の命令デ
プーダやシーケンス回路を含む制御部の機能を発揮でき
るので、構成が簡単となる。従って集積回路化が容易と
なる。Effects of the Invention ・:i,・(1 As explained above, 1) the present invention stores control signals for controlling each part corresponding to the command type and a cycle end signal indicating the final machine cycle, and stores 9 control signals. Storage section C8
and an instruction phase counter PHC, reads a control signal from a control signal storage unit CB using instruction word type information and contents of the instruction phase counter PHC as address information,
Instruction phase counter PHC according to cycle end signal
The control signal storage section C8 has a regular circuit configuration, and the instruction phase counter P
-nc and the control signal storage section CS can perform the functions of a conventional control section including an instruction depuder and a sequence circuit, thereby simplifying the configuration. Therefore, it becomes easy to integrate the circuit.

更にマイクロプログラム言語による設計が不要となるか
ら、設計、製作の期間が短縮されてコストダウンを図る
ことができる。又記憶内容の変更が可能となるととくよ
り、融通性が大となる。Furthermore, since design using a microprogram language is not required, the design and manufacturing period can be shortened and costs can be reduced. Furthermore, flexibility becomes greater if the stored contents can be changed.

【図面の簡単な説明】[Brief explanation of the drawing]

ｇｔ図は従来“のマイクロプログラム方式による命令処
理装置のブロック線図、Ｉ！２図は本発明の実施例の要
部ブロック線図である。 ＰＨＣは命令フェーズカウンタ、Ｃ８は制御信号記憶部
、ＰＣはプログラムカウンタ、ＩＭはインストラクショ
ンメモリ、ＩＲはインストラクションレジスタ、Ｐｌは
＋１回路、ムＬＵは演算処理部、８−ＡＭはメモリ、ｖ
、ｗ、ｘ、ｙ、ｚはハスゲート、ＲＡ。 ＲＢは汎用レジスタである。 特許出願人　富士通株式会社 代理人弁理士　玉　蟲　久　五　部（外３名）第１図Figure gt is a block diagram of an instruction processing device using a conventional microprogram system, and Figure I!2 is a block diagram of main parts of an embodiment of the present invention. PHC is an instruction phase counter, C8 is a control signal storage unit, PC is a program counter, IM is an instruction memory, IR is an instruction register, Pl is a +1 circuit, LU is an arithmetic processing unit, 8-AM is a memory, v
, w, x, y, z are Hasgate, RA. RB is a general purpose register. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney Hisashi Tamamushi (3 others) Figure 1

Claims (1)

【特許請求の範囲】[Claims] プログラムされ九命令語群の解読、実行を行なう命令処
理装置に於いて、命令語種別に対応して制御すべき処理
装置内の各種レジスタのセット指示信号、各種のパス回
路の開閉指示信号等の各部の制御信号と最終マシンサイ
クルを示すサイクルエンド信号とを記憶し九制御信号記
憶部と、実行サイクルを一定順序でカウントする命令フ
ェーズカウンタとを備え、実行すべき命令語の種別情報
と前記命令フェーズカウンタの出力とを前記制御信号記
憶部のアドレス情報として前記制御信号を読串し、前記
サイクルエンド信号の読出しにより前記命令フェーズカ
ウンタをリセットする構成とし喪ことを特徴とする命令
処理装置。In an instruction processing device that decodes and executes a group of nine programmed instruction words, various register setting instruction signals, opening/closing instruction signals for various path circuits, etc. in the processing device to be controlled according to the instruction word type are transmitted. It includes a control signal storage section that stores control signals for each part and a cycle end signal indicating the final machine cycle, and an instruction phase counter that counts execution cycles in a fixed order, and includes information on the type of instruction word to be executed and the instruction. An instruction processing device characterized in that the control signal is read using an output of a phase counter as address information of the control signal storage section, and the instruction phase counter is reset by reading the cycle end signal.