JPS59208650A - Single chip microprocessor - Google Patents

Abstract

PURPOSE:To increase throughput and to shorten the time necessary for the execution of an applied program by forming a memory circuit consisting of an instruction part, an address part, an address comparing part, etc. CONSTITUTION:When an instruction is to be read out from a main memory by using the time when a data bus is not used, a shift register consisting of the address part 8 and the instruction part 7 is shifted by one step. Then, the contents of a fetch pointer 6 are applied to the main memory as the address to read out the instruction. When an instruction to be executed successively is to be read out in accordance with the contents of a register PC17 which indicates the storage address of the instruction to be exected, the contents of the PC17 are applied at first as the address of the main memory in accordance with a value of a compared result flag 16 through an address comparing part 9 etc., and then the instruction is read out from the main memory. Thus, the formation of the memory circuit constituted by the circuit 9 or the like makes it possible always to use 256 instructions stored in the memory circuit and increase the throughput.

Description

【発明の詳細な説明】 積回路によって構成され、少なくとも１個の読出し書込
み可能なメモリ・テップ（通常ＲＡＭと略称されている
もの）と結合して使用される単１チップ・マイクロプロ
セッサに関し、とくに、その内部に命令會該命令が格納
されている生メモリ番地と共に保存するメモリ回路金偏
えたことｔ％徴とする単ｌテツプ・マイクロプロセッサ
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates in particular to a single chip microprocessor constructed by integrated circuits and used in combination with at least one readable and writable memory step (commonly abbreviated as RAM). The present invention relates to a single step microprocessor having a memory circuit which stores instructions therein along with the raw memory locations where the instructions are stored.

集積回路技術の進歩により、ｌＯ万以上の素子を集積し
たマイクロプロセッサが実用可能となった。本発明の第
１の目的は、このような高集積度合利用するスループッ
トのより大きいマイクロプロセッサ、すなわち、与えら
したプログラムを実行するのに必要な時間がより短かい
マイクロプロセラサケ提供することにある。本発明の第
２の目的は、現在使用されている任意のマイクロプロセ
ッサと同一の機能を持ち、しかも該マイクロプロセッサ
よりもスループットの大きいマイクロプロセッサ全提供
することにある。ここに「同一の機能を持つ」とは、少
なくとも該マイクロプロセッサ用に開発さｎたすべての
機械語ソフトウエアがそのまま使用てきることｔ意味す
る。さらに、該マイクロプロセッサ用罠開発されたすべ
てのノ・−ドウエγもそのまま使用できるマイクロプロ
セッサ葡提供することも付加的な目的である。仮名の場
合、現在使用中のコンピュータシステム内のマイクロプ
ロセッサだけ？本発明が提供するマイクロプロセッサと
交換することによってスループットを向上させることが
できる。本発明の第３の目的は、将来集積できる素子数
がδらに増加した場合に、その集積度の増加を容易に利
用できるマイクロプロセッサγ提供することにある。す
なわち、不発明の提供するマイクロプロセッサを設計し
た場合には、集積素子数の増加量に対応してスループッ
トがより大きくなり、しかも、少なくとも当初のマイク
ロプロセッサ用に開発したすべての機械語ソフトウェア
がそのまま使用できる新マイクロプロセッサを単純な変
更作業だけで設計することができる。当初のマイクロプ
ロセッサ用に開発したすべてのハードウェアもその筺ま
使用できる新マイクロプロセッサも単純な変更作業だけ
で設計することができる。Advances in integrated circuit technology have made it possible to put into practical use microprocessors that integrate more than 100,000 elements. A first object of the present invention is to provide a microprocessor that takes advantage of such a high degree of integration and has a higher throughput, that is, a microprocessor that takes less time to execute a given program. . A second object of the present invention is to provide a microprocessor that has the same functionality as any microprocessor currently in use, yet has a higher throughput than any microprocessor currently in use. Here, "having the same functions" means that at least all machine language software developed for the microprocessor can be used as is. Furthermore, it is an additional object to provide a microprocessor that can be used as is with all the developed hardware. In the case of a pseudonym, only the microprocessor in the computer system currently in use? Throughput can be improved by replacing the microprocessor provided by the present invention. A third object of the present invention is to provide a microprocessor γ that can easily take advantage of the increase in the degree of integration when the number of elements that can be integrated increases to δ in the future. In other words, if you design a microprocessor like the one provided by Fuinvent, you will have greater throughput as the number of integrated elements increases, and at least all the machine language software developed for the original microprocessor will remain intact. A usable new microprocessor can be designed with simple modifications. A new microprocessor that uses all the hardware developed for the original microprocessor can be designed with simple modifications.

大規模集積回路または超大規模集積回路によって構成さ
扛るマイクロプロセッサの著しい％徴は、内部回路の構
成に使用できる素子数が巨大であるのｒ（対して、命令
とデータの人出力口であるデータバスの幅が狭いことで
める。演算論理ユニットだけ葡パイプライン化や並列化
によって高速化しても、最終的には、データバスと主メ
モリの間の伝送容量によってスループットが制限される
。もつとも広く使用されているマイクロプロセッサと主
メモリの結合方式は第１図に示すものである。A significant characteristic of microprocessors constructed with large scale integrated circuits or very large scale integrated circuits is the large number of elements available to construct the internal circuitry (versus the large number of elements available for the instruction and data output). This is due to the narrow width of the data bus.Even if the speed of the arithmetic logic unit is increased by pipelining or parallelization, the throughput is ultimately limited by the transmission capacity between the data bus and the main memory. The most widely used combination of microprocessor and main memory is shown in FIG.

マイクロプロセッサ１は１語幅のデータバス２全通して
主メモリ３よシ命令を７エツテし、データを読出し、ま
た、主メモリ３にデータを書込む。いま、マイクロプロ
セッサ１のクロック周期をＴ１マイクロプロセッサが主
メモリ３との間で読出し警込み荀実行できる最小周期ｆ
ａ’ｆとすると、ａＴごとに１個の命令をフェッチし、
データを読出し、あるいは、データを書込むのが限度で
ある。もちろん、原理的にはデータバスを通して命令ま
たはデータを周ＭＴで入出力することも可能でめるが、
そのためには主メモリヶ複数個のバンクで構成するか、
王メモリの語幅を複数語幅とする必要があシ、製品を＾
価格にする欠点を持つ。The microprocessor 1 transfers commands to the main memory 3 through the entire one-word wide data bus 2, reads data, and writes data to the main memory 3. Now, the clock cycle of the microprocessor 1 is the minimum cycle f at which the T1 microprocessor can read and execute alarms between the main memory 3 and the main memory 3.
Let a'f, fetch one instruction for each aT,
The limit is reading data or writing data. Of course, in principle it is also possible to input and output commands or data to and from the MT via the data bus, but
To do this, the main memory must be configured with multiple banks, or
It is necessary to make the word width of the king memory multiple word widths, so the product ^
Has some drawbacks to the price.

データバスを通して周期ａＴでし〃・命令またはデータ
を入出力できないとの制限粂件のもとてスループツ）ｋ
改善する一方法は、命令の入出力量をできるだけ小さく
シ、かつ、データバスの使用効率ｔできるだけ犬きくす
ることでるる。上記の目的全達成するためには、争△ マイクロプロセッサ内にチー→ヲ保存するメモリ回路を
用意する必要がある。Through the data bus, it is possible to input/output commands or data with a period of aT.
One way to improve this is to minimize the amount of command input/output and to increase the data bus usage efficiency as much as possible. In order to achieve all of the above objectives, it is necessary to provide a memory circuit for storing information within the microprocessor.

公知のマイクロプロセッサとしては、マイクロプロセッ
サ内に７アース［イン・ファーストアウト型メモリ回路
を用意し、このなかに先き読みした命令を保存して命令
パン７アとして使用するものがある。その構成全第２図
に示す。同図において、４ｉ１：命令バッファ、５はつ
ぎに実行すべき命令の位ｔ’を指示するポインタ、６は
つぎに読出すべき命令の格納番地を指示するポインタ、
すなわち、７エツチポインタでるる。たとえば、乗算や
除ｇ（Ｄ命令では命令の実行時間が長く、その間データ
の読み書き全実行しない。この時間に、主メモリから命
令をつぎつぎと読込んで命令バ消費する場合には、１ク
ロック時間ごとに命令をこの命令バッファから読出して
実行する。Some known microprocessors include a 7-earth [in-first-out type memory circuit] in which a pre-read instruction is stored and used as an instruction breadboard. The entire configuration is shown in Figure 2. In the figure, 4i1 is an instruction buffer; 5 is a pointer indicating the position t' of the next instruction to be executed; 6 is a pointer indicating the storage address of the next instruction to be read;
In other words, there are 7 sex pointers. For example, in the case of multiplication and division (g(D) instructions, the instruction execution time is long, and during that time all data is read and written. If instructions are read one after another from main memory during this time, consuming the instruction buffer, each clock time is The instruction is then read from this instruction buffer and executed.

結果としてスループットが改善される。As a result, throughput is improved.

しかし、問題は命令中にジャンプ命令、ブランチ命令、
コール命令、リターン命令などつぎに実行すべき命令の
番地が不連続的に変化する命令があることである。上記
の命令を、以下、ジャンプ型命令と呼ぶことにする。公
知の命令バッファを用いているマイクロプロセッサにお
いては、ジャンプ型命令が発生した場合には、その番地
の命令を改めて主メモリから読出す以外に方法がない。However, the problem is that jump instructions, branch instructions,
There are some instructions, such as call instructions and return instructions, in which the address of the next instruction to be executed changes discontinuously. The above instruction will hereinafter be referred to as a jump type instruction. In a microprocessor using a known instruction buffer, when a jump type instruction occurs, there is no other way than to read out the instruction at that address anew from the main memory.

したがって、命令バッファ中の先き読みさｎた命令が有
効に使用せずに捨てられる。プログラムにおいては、一
般に、ブランチ命令によって命令系列中の一部全多数回
くシ返して実行することがしばしば発生するが、この場
合に命令バッファ中の命令を利用できない。Therefore, the pre-read instructions in the instruction buffer are discarded without being used effectively. In general, in a program, it often occurs that a part or all of an instruction sequence is executed multiple times using a branch instruction, but in this case, the instructions in the instruction buffer cannot be used.

本発明は上記の欠点を除去するためになされたものであ
る。問題は、命令中にジャンプ型命令が存在するために
、命令バッファ中の命令系列が王メモリ中の命令系列と
異なってしまうことである。いま、フェッチポインタが
主メモリの第浪番地をポイントしているとしても、命令
バッファ中の第Ｏ単位、第１単位、・・・、第ｉ単位、
・・・に格納されている命令２番地、・・・、第ｋ　−
ｉ　−１番地、・・・に存在するものとは限らない。し
たがって、主メモリのある番地全与えたとき、その番地
に格納されている命令が命令バッファ中に存在するか１
〜ないかを判定する手段がない。The present invention has been made to eliminate the above-mentioned drawbacks. The problem is that the instruction sequence in the instruction buffer is different from the instruction sequence in the king memory because there is a jump type instruction among the instructions. Now, even if the fetch pointer points to the second address in the main memory, the Oth unit, the first unit, ..., the ith unit, etc. in the instruction buffer are
2nd address of the instruction stored in . . . k-th
It does not necessarily exist at address i-1, . Therefore, when all addresses in main memory are given, whether the instruction stored at that address exists in the instruction buffer or not
There is no way to determine whether or not there is.

本発明が提供するマイクロプロセッサはその内部に命令
を格納するメモリ回路ケ用意している。これは公知のマ
イクロプロセッサと同様である。しかし、そのメモリ回
路の各単位は番地部と命令部とよシ構成され、主メモリ
のある番地に格納されている命令をこのメモリ回路に晋
込む場合には、該番地と該命令全１対として書込む。し
かも、このメモリ回路には、与えられた番地と各単位の
番地部の内容が一致するかしないかを判定する比較回路
が用意されている。したがって、メモリ回路中の単位の
位置ではなく、番地を与えてその番地と１対になってい
る命令を読出すことができる。The microprocessor provided by the present invention includes a memory circuit for storing instructions therein. This is similar to known microprocessors. However, each unit of the memory circuit is composed of an address part and an instruction part, and when an instruction stored at a certain address in the main memory is loaded into this memory circuit, all the pairs of the address and the instruction are stored. Write as. Furthermore, this memory circuit is provided with a comparison circuit that determines whether a given address matches the contents of the address field of each unit. Therefore, by giving an address rather than the location of a unit in the memory circuit, it is possible to read the instruction paired with that address.

以下、本発明の詳細な説明する。第１の実施例の主要部
ケ第３図に示す。これはメモリ回路のブロック図を示し
たものでめる。本実施例の場合、メモリ回路は２５６単
位から構成されている。各単位は命令部７、番地部８、
番地比較部９、命令入出力パスＩ　Ｑｆ導ｍ−ユ、ニー
：、　　　−よシ構成されている。さらに、本メモリ回
路全体として、回路命令入出力バス１２、南妾嬬勇詠諸
−Ｊ−＝＝−ｆ−４−１玉＝比較入カバス１４、比較結
果フラグ１６が用意されている。１７はつぎに実行すべ
き命令の格納番地を格納しているプログラムカウンタＰ
ｃである。また、第３図には図示していないカベ各単位
の番地比較部の出力が論理和回路金紗て比較結果フラグ
のセット入力に加えられている。また、各単位の番地部
８と命令部７はシフトレジスタとして構成され、各単位
が次段と結合されている。The present invention will be explained in detail below. The main parts of the first embodiment are shown in FIG. This is a block diagram of a memory circuit. In the case of this embodiment, the memory circuit is composed of 256 units. Each unit consists of an instruction part 7, an address part 8,
The address comparator section 9 and the instruction input/output path IQF are configured as follows. Further, for the entire memory circuit, a circuit command input/output bus 12, a comparison input bus 14, and a comparison result flag 16 are provided. 17 is a program counter P that stores the storage address of the next instruction to be executed.
It is c. Further, in FIG. 3, the output of the address comparison section of each wall unit (not shown) is added to the set input of the comparison result flag through the OR circuit gold gauze. Further, the address section 8 and instruction section 7 of each unit are configured as a shift register, and each unit is connected to the next stage.

つぎに、上記メモリ回路の動作を説明する。Next, the operation of the above memory circuit will be explained.

この回路は、データバス全使用していない時間を利用し
て主メモリから命令全読出す場合と、ＰＣの内容例従っ
てつぎに実行すべき命令を読出ｊ′場合にのみ動作する
。This circuit operates only when all instructions are read from the main memory using the time when the data bus is not in use, and when an instruction to be executed next according to the contents of the PC is read out.

主メモリから命令全読出す場合の動作は下記の順序で行
われる。The operation when reading all instructions from the main memory is performed in the following order.

（１）　　シフトレジスタ全１段シフトする（第２５５
単位の内容は捨てられる）。(1) Shift all stages of shift register (255th
unit contents are discarded).

（２）　　フェッチポインタ６の内容を番地として生メ
モリに与えて命令を続出し、該番地と該命令を１対とし
て第Ｏ単位の番地部と命令とに、それぞれ、書込む。(2) The contents of the fetch pointer 6 are given to the raw memory as an address, instructions are issued one after another, and the address and the instruction are written as a pair to the address field and instruction of the Oth unit, respectively.

（３）　　フェッチポインクロの内容を読出した命令の
番地数だけ増加させて全動作？完了する。(3) Are all operations performed by increasing the contents of the fetch pointer by the number of addresses of the read instruction? Complete.

ＰＣの内容に従ってつぎに実行すべき命令全読出す場合
の動作は下記の順序で行われる。The operation for reading out all instructions to be executed next according to the contents of the PC is performed in the following order.

（１）ＰＣｌ３の内容？メモリ回路の比較入力バス１４
に与える。(1) Contents of PCl3? Memory circuit comparison input bus 14
give to

（２）各単位の番地比較部９け比較入力バス１４よυの
入力と、その単位の番地部８の内容を比較し、一致して
いる場合には該単位の命令部の内容全命令人出方バス１
０．回路命令入出力バス１２を触て出力する。こ扛と同
時に、比較結果フラグ１６にセット信号を発信する。一
致１〜ない場合ＶＣは何も実行しない。(2) The address comparison section of each unit compares the input of υ from the 9-digit comparison input bus 14 with the contents of the address section 8 of that unit, and if they match, the contents of the instruction section of that unit are all instructions. Departure bus 1
0. Touch the circuit command input/output bus 12 to output. At the same time as this, a set signal is sent to the comparison result flag 16. If there is a match of 1 to no match, the VC does nothing.

（３）比較結果フラグ１６の値によって動作が分岐する
。■である場合ＶＣはフラグケリセットする。Ｏである
場合ＶこはＰＣの内容を主メモリの番地として与え、命
令を主メモリから読出す。(3) The operation branches depending on the value of the comparison result flag 16. If it is (2), the VC flag is reset. If it is O, V gives the contents of the PC as the main memory address and reads the instruction from the main memory.

（４）ＰＣの内容を読出した命令の番地数たけ増加させ
て全動作ケ完了する。(4) The contents of the PC are increased by the number of addresses of the read instruction, and all operations are completed.

以上の動作の結果として、上記メモリ回路内に格納され
ている２５６個の命令部つねに利用することができ、ス
ルーノ゛ットが向上する。As a result of the above operations, the 256 instruction sections stored in the memory circuit can always be used, improving the throughput.

つぎに、第２の実施例ＶＣついて、第４図を参照しつつ
説明する。第４図はメモリ回路のブロック図を示したも
のである。本実施例の機能は第１の実施例と全く同一で
ある。ただし、各単位の番地部と命令部は次段との結合
を持たずに独立している。本実施例では、８ピットの１
．込み単位ポインタ１５が用意されており、主メモリか
ら読出した命令をその番地と１対として書込む場合には
この書込み単位ポインタの指示する単位に畳込み、畳込
み集荷後に書込み単位ポインタの内容を１増加させる。Next, the second embodiment VC will be explained with reference to FIG. 4. FIG. 4 shows a block diagram of the memory circuit. The functions of this embodiment are completely the same as those of the first embodiment. However, the address part and instruction part of each unit are independent without being connected to the next stage. In this example, 1 of 8 pits
．． A write unit pointer 15 is prepared, and when an instruction read from the main memory is written as a pair with its address, it is folded into the unit indicated by this write unit pointer, and after the convolution is collected, the contents of the write unit pointer are Increase by 1.

ＰＣの内容に従って命令を読出す場合の動作は第１の実
施例と１つたく同一でるる。本実施例は第１の実施例よ
シも回路構成がより簡単になる利点を持つ。The operation when reading instructions according to the contents of the PC is exactly the same as in the first embodiment. This embodiment has the advantage that the circuit configuration is simpler than the first embodiment.

つぎに、第３の実施例について説明する。Next, a third example will be described.

本実施例においては、主メモリの１番地は８ピツトの記
憶容童勿持ち、一方、マイクロプロセッサの１語は３２
ピントで構成されており、マイクロプロセッサのデータ
バスのビット数も３２ビツトである。番地はＡ２３、Ａ
Ａ２２、・・・、ＡＯの２４ピツトで構成されている。In this embodiment, address 1 of the main memory has an 8-pit memory capacity, while one word of the microprocessor has a memory capacity of 32 bits.
The number of bits of the data bus of the microprocessor is also 32 bits. The address is A23, A
It consists of 24 pits: A22, ..., AO.

命令はつねに３２ビット単位で主メモリから読出し舎込
みするので、番地部には上位２２ビツトＡ２３、Ａ２２
、・・・、Ａ２のみ格納し、番地比較部でも上位２２ビ
ツトのみ比較する。本実施例ではメモリ回路がよシ小数
のトランジスタで構成できる利点ヲ持つ。Since instructions are always read and stored from main memory in 32-bit units, the address field contains the upper 22 bits A23 and A22.
, . . . only A2 is stored, and the address comparison section also compares only the upper 22 bits. This embodiment has the advantage that the memory circuit can be constructed with a smaller number of transistors.

つぎに、第４の実施例について、第５図を参照しつつ説
明する。本実施例においては、番地をるる符号に変換す
る回路と、その符号を番地に逆変換する回路と盆用意し
て、番地部と番地比較部のビット数全第３の実施例よシ
もさらに減少させている。第５図において、２ら １８は２２ビツトのペースレジスタ、感はメモリ回路、
１９は減算器、２０は加算器である。２２で示す番地の
上位２２ピツ）Ａ２３、Ａ２２、・・・、Ａ２よυベー
スレジスタ１８の出力２１を減算したものの下位１６ビ
ツト２３をメモリ回路ンに与える。一方、メモリ回路２
ら ガの番地部よシの１６ビツト出力２４に対しテハ、ペー
スレジスタの出力２１を加ｘしてヒ もグの番地２５を再構成する。１プログラム内で使用で
きる番地の範囲は２５６にバイトに制限される。Next, a fourth embodiment will be described with reference to FIG. 5. In this embodiment, a circuit for converting an address into a round code and a circuit for inversely converting the code into an address are provided, and the total number of bits in the address section and address comparison section is further improved compared to the third embodiment. It is decreasing. In Fig. 5, 2 to 18 are 22-bit pace registers, 2 to 18 are memory circuits,
19 is a subtracter, and 20 is an adder. The lower 16 bits 23 of the address indicated by 22) A23, A22, . . . , A2 minus the output 21 of the base register 18 are given to the memory circuit. On the other hand, memory circuit 2
By adding the output 21 of the pace register to the 16-bit output 24 of the address field of the register, the address 25 of the register is reconstructed. The range of addresses that can be used within one program is limited to 256 bytes.

以上、本発明の第１の目的を達成し、た実施例について
説明したが、第５の実施例は本発明の第２の目的？ｆ−
達成したものである。本実施例のマ・ｆクロプロセッサ
は、米国ザイログ社開発の８ピントマイクロプロセツサ
ｚ８０と、第４図に示したメモリ回路全付加しその動作
にあわせて制御回路を変更した以外は同一の回路構成の
ものである。ｚ８０用に開発されたすべての機械語ソフ
トウェアがそのまま使用でき、かつ、すべてのハードウ
ェアもそのまま使用でき、しかもスルーグツトは大きく
向上する。The embodiments that achieve the first objective of the present invention have been described above, but does the fifth embodiment achieve the second objective of the present invention? f-
This has been achieved. The macroprocessor of this embodiment has the same circuit as the 8-pin microprocessor Z80 developed by Zilog Corporation in the United States, except that all the memory circuits shown in Fig. 4 are added and the control circuit is changed according to its operation. It is of composition. All the machine language software developed for the Z80 can be used as is, and all the hardware can also be used as is, and the throughput has been greatly improved.

第６の実施例は、将来、集積度が向上した場合に提供を
予定しているもので、第１の実施例の内部メモリの単位
数だけ全２５６単位から１０２４単位に増加はせたもの
である。設計は簡単な変更作業だけですみ、本発明の第
３の目的を達成している。The sixth embodiment is planned to be provided when the degree of integration improves in the future, and the number of internal memory units in the first embodiment has been increased from 256 units to 1024 units. be. The design requires only simple changes, thus achieving the third objective of the present invention.

以上の６個の実施例によって本発明の効果は明らかであ
ろう。本発明の実施において必要となるメモリ回路は完
全に規則的な構造のものであシ、集積回路としての構成
は容易である。素子数は多くなるが、それは大規模集積
回路、とく１超大規模集積回路にあ・いて−１難点とな
らない。本発明が提供するマイクロプロセッサは集積度
が犬きくなると共にその効果も大きくなる特色を有して
いる。The effects of the present invention will be clear from the above six examples. The memory circuit required in the implementation of the present invention has a completely regular structure and is easy to construct as an integrated circuit. Although the number of elements increases, this is not a disadvantage in large-scale integrated circuits, especially in very large-scale integrated circuits. The microprocessor provided by the present invention has the feature that as the degree of integration increases, its effects also increase.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はマイクロプロセッサと主メモリの結合方式を示
すブロック図、第２図は公知のマイクロプロセッサの命
令バッファの構成を示すブロック図、第３図は第１の実
施例のメモリ回路のブロック図、第４図は第２の実施例
のメモリ回路のブロック図、第５図は第４の実施例の番
地符号変換回路と符号番地逆変換回路のブロック図であ
る。 然してこれらの図面において、 １は、マイクロプロセッサ ２は、データバス ３は、主メモリ ４は、公知の命令パツファ ５は、公知の命令バッファ中のつぎに実行すべき命令の
位置を指示するポイン タ ６は、７エツチポインタ ７は、命令部 ８は、番地部 ９は、番地比較部 １０は、命令入出力バス １１は、番地式−カバス １２は、回路命令入出力バス １３は、回路番地人声カバス １４は、比較入力バス １５は、書込み単位ポインタ １６は、比較結果フラグ １７は、プログラムカウンタｐｃ １８は、ペースレジスタ １９は、減算器 ２０け、加算器 ２１は、ペースレジスタ出力 ２２ｒｒｉ、符号化回路への番地入力 ２３は、メモリ回路への符号入力 ２４は、メモリ回路からの符号出力 ２５は、符号から逆変換された番地 ！６は、メモリ回路 特許出願人　　森　下　　　巖 代理人弁理士　　　白　川　−− １，二ｊ （−ユ二一一−１ 第　１１田 第２　）舅 第　３　回 第４　図FIG. 1 is a block diagram showing the combination method of a microprocessor and main memory, FIG. 2 is a block diagram showing the configuration of an instruction buffer of a known microprocessor, and FIG. 3 is a block diagram of a memory circuit of the first embodiment. , FIG. 4 is a block diagram of the memory circuit of the second embodiment, and FIG. 5 is a block diagram of the address code conversion circuit and code address inversion circuit of the fourth embodiment. In these figures, 1, a microprocessor 2, a data bus 3, a main memory 4, a known instruction buffer 5, and a pointer 6 indicating the location of the next instruction to be executed in the known instruction buffer. , 7 Etch pointer 7, instruction section 8, address section 9, address comparison section 10, instruction input/output bus 11, address type bus 12, circuit instruction input/output bus 13, circuit address human voice bus 14, comparison input bus 15, write unit pointer 16, comparison result flag 17, program counter pc 18, pace register 19, subtracter 20, adder 21, pace register output 22rri, encoding The address input 23 to the circuit is the code input 24 to the memory circuit, and the code output 25 from the memory circuit is the address inversely converted from the code! 6 is the memory circuit patent applicant Iwao Morishita Patent attorney Shirakawa -- 1,2j (-Yu211-1 No. 11 Ta No. 2) Father-in-law No. 3 No. 4

Claims (1)

【特許請求の範囲】 １　主メモリとして動作する少なくとも１個の読出し書
込み可能なメモリ集積回路と結合して使用され、該主メ
モリ中のつぎに実行すべき命令の格納番地を指示してい
るレジスタ（以下、ＰＣと呼ぶ）を備え、実行すべき命
令を格納するレジスタ（以下、ＩＲと呼ぶ）を備え、該
ＩＲの内容に従って動作が制御されて主メモリ中に格納
されているデータに処理をほどこす単１集積回路構成の
中央処理ユニット、すなわち、単１チップ・マイクロプ
ロセッサにおいて、 複数の単位よ多構成され、該各単位は番地部と命令部よ
多構成され、該番地部は番地全格納する記憶容量を持ち
、該命令部は命令を格納する記憶容量を持ち、かつ、各
単位の番地部の内容が与えら扛た番地と一致するかしな
いか全判定する手段’に＝ｔわせ持つメモリ回路と、 その内容が主メモリ中のつぎに読出すべき命令の格納番
地を指示しているレジスタ（以下、フェッチポインタと
呼ぶ）と、つぎに実行すべき命令全読出してＩＲに格納
する場合に、前記ｐｃに格納キ扛でいる番地を前記メモ
リ回路に与え、該番地７５二ある単位の番地部の内容と
一致すると判定された場合には該単位の命令部より命令
全読出し、一方、いずれの単位の番地部の内内容全読出
した命令の番地数だけ増加させてからＰＣの内容全フェ
ッチポインタに格納する制御手段と、 主メモリから命令を読出して前記メモリ回路に書込む場
合に、前記フェッチ７１″インタに格納されている番地
を主メモリに与えて命令を読出し、前記メモリ回路の１
単位の番地部と命令部とに、それぞれ、該番地と該命令
を１対として畳込み、フェッチポインタの内容を読出し
た命令の誉地数だけ増加させる制御手段とを備えたこと
を特徴とする単１チップ・マイクロプロセッサ。 ２　前記メモリ回路の各単位の番地部と命令部とをファ
ーストイン・７ア一ストアウト型メモリ回路として構成
し、 主メモリから７エツチポインタに格納されている番地の
命令を読出して前記メモリ回路に書込む場合には前記フ
ァーストイン・ファーストアウト型メモリ回路の入口単
位の番地部と命令部とに、それぞれ、該番地と該命令と
を１対として書込むことを特徴とする特許請求の範囲第
１項に記載の単１チップ・マイクロプロセッサ。 ３　番地金該番地を表現するビット数よシもよシ少ない
ビット数の符号罠変換する手段と、該符号を当初の番地
に逆変換する手段とを備え、前記メモリ回路においては
番地にかえて該符号を使用することを特徴とする特許請
求の範囲第１項または第２項に記載の単ｌチップ・マイ
クロプロセッサ。 ４１番地の記憶容量が１１ビツトである主メモリと結合
して使用する単ｌチック・マイクロプロセッサにおいて
、 命令の構成単位としては１語を使用し、前記符号として
は、１語が２ｎビツトである場合には番地よシ下位１ピ
ッ）Ｔｈ除去したもの、１語が４ｎビツトである場合に
は番地よシ下位２ビットを除去したもの、１飴が８ｎビ
ツトである場合には番地より下位３ピツトを除去したも
のを使用することを特徴とする特許請求の範囲第４項に
記載の単１チップ・マイクロプロセッサ。[Scope of Claims] 1. A register used in conjunction with at least one readable/writable memory integrated circuit operating as a main memory and indicating the storage address of the next instruction to be executed in the main memory. (hereinafter referred to as a PC), a register (hereinafter referred to as an IR) for storing instructions to be executed, and the operation is controlled according to the contents of the IR to process data stored in the main memory. In the central processing unit, that is, the single chip microprocessor, which has a single integrated circuit configuration, it is composed of a plurality of units, and each unit is composed of an address part and an instruction part, and the address part is composed of an address part and an instruction part. The instruction part has a storage capacity to store instructions, and the instruction part has a storage capacity to store instructions, and the instruction part has a storage capacity to store instructions, and the instruction part has a means for completely determining whether or not the contents of the address part of each unit match a given address. A register (hereinafter referred to as a fetch pointer) whose contents indicate the storage address of the next instruction to be read in main memory, and a register that reads all instructions to be executed next and stores them in the IR. In this case, the address at which the stored key is to be stored in the PC is given to the memory circuit, and if it is determined that the address 752 matches the contents of the address part of a certain unit, all instructions are read from the instruction part of the unit; , a control means for incrementing the contents of the address part of any unit by the number of addresses of the fully read instructions and then storing the contents in a full contents fetch pointer of the PC; , the address stored in the fetch 71'' inter is given to the main memory, the instruction is read out, and one of the memory circuits is read out.
It is characterized in that the address part and the instruction part of the unit are each provided with control means for convolving the address and the instruction as a pair and increasing the content of the fetch pointer by the number of locations of the read instructions. Single chip microprocessor. 2. The address section and instruction section of each unit of the memory circuit are configured as a first-in/7-first-out type memory circuit, and the instruction at the address stored in the 7-etch pointer is read from the main memory and sent to the memory circuit. In the case of writing, the address and the instruction are written as a pair in the address section and instruction section of each entrance of the first-in/first-out type memory circuit, respectively. Single chip microprocessor according to clause 1. 3. Address money The memory circuit comprises means for trap-converting a code with a number of bits that is much smaller than the number of bits representing the address, and means for converting the code back to the original address. A single-chip microprocessor according to claim 1 or 2, characterized in that said code is used. In a single-tick microprocessor used in conjunction with a main memory at address 41, which has a storage capacity of 11 bits, one word is used as the instruction constituent unit, and one word is 2n bits as the code. If one word is 4n bits, the address is the lower 2 bits removed. If one candy is 8n bits, the lower 3 bits are removed from the address. 5. The single-chip microprocessor according to claim 4, wherein the single-chip microprocessor is used with pits removed.