JPS5816279B2 - Shuyuuseki Cairo - Google Patents

Description

【発明の詳細な説明】 この発明はカウンタ等の順序論理回路を内蔵する集積回
路に係り、なお特に順序論理回路の動作開始時を指定で
きる集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integrated circuit incorporating a sequential logic circuit such as a counter, and more particularly to an integrated circuit that can specify when to start the operation of the sequential logic circuit.

最近の集積回路技術の進歩は目覚しく、面積の大きな半
導体チップあるいは半導体ウェハを高歩留で製造できる
ようになってきている。Recent advances in integrated circuit technology have been remarkable, and it has become possible to manufacture large-area semiconductor chips or semiconductor wafers with high yield.

一方、一定面積の半導体チップ内に形成される回路機能
数も増加してきており、発振器や各種タイミングパルス
発生回路、更には表示駆動回路までをも同一半導体チッ
プに内蔵する電子式卓上計算機（以下電卓という）ある
いは電子時計が製品化されている。On the other hand, the number of circuit functions formed within a certain area of a semiconductor chip is also increasing, and electronic desktop calculators (hereinafter referred to as calculators) have built-in oscillators, various timing pulse generation circuits, and even display drive circuits on the same semiconductor chip. ) or electronic clocks have been commercialized.

これら電卓等のディジタル電子機器用集積回路には、各
種タイミングパルス発生器として、シフトレジスタを基
本要素とするカウンタが一般に使用される。In these integrated circuits for digital electronic devices such as calculators, counters having a shift register as a basic element are generally used as various timing pulse generators.

カウンタの電源投入時の状態は、一般にその初；期状態
を強制的に指定しない限り不定であり、又カウンタの安
定動作状態がいつから始まるかを予知出来ない。The state of a counter when the power is turned on is generally undefined unless its initial state is forcibly specified, and it is not possible to predict when the counter will begin to operate in a stable operating state.

この為カウンタを内蔵する集積回路の良い不良を測定し
゛ようと思えば、十分な時間をかけてカウンタが安定動
作するのを待たなければならなかった。For this reason, if one wanted to measure defects in an integrated circuit with a built-in counter, it was necessary to wait a sufficient amount of time for the counter to operate stably.

又カウンタ数が多くなればなるほど、全体のカウンタが
安定動作状態となる時間（以下この時間をテスト不能時
間という）は長くなった。Furthermore, as the number of counters increased, the time required for all the counters to be in a stable operating state (hereinafter referred to as the untestable time) became longer.

一方、前記したように半導体チップ当りの回路機能数は
増加しており、これに伴なって集積回路の測定は複雑と
なり、測定には多大の労力及び時間あるいは設備装置が
必要となってきている。On the other hand, as mentioned above, the number of circuit functions per semiconductor chip is increasing, and as a result, the measurement of integrated circuits has become more complex, requiring a great deal of effort, time, and equipment. .

この発明は上記の事を背景として生み出され、その目的
とするところは、テスト不能時間を制御できる集積回路
を提供することにある。This invention was created against the above background, and its purpose is to provide an integrated circuit that can control the untestable time.

以下この発明における集積回路の代表的一実施例を第２
図ａ、ｂｙｅを参照しながら説明するが、記載内容の理
解を助けるために、カウンタの基本要素であるシフトレ
ジスタについて先ず説明しておく。A typical embodiment of the integrated circuit according to the present invention will be described below as a second example.
The explanation will be given with reference to Figures a and bye, but in order to help understand the description, the shift register, which is the basic element of the counter, will be explained first.

シフトレジスタは例えば第１図ａに示すように、クロッ
クドコンプリメンタリ型モストランジスタ回路１を２段
縦続接続して構成され、読み込みクロックパルスφ１の
セットで入力部Ａの信号状態を反転して読み込み、読み
出しクロックパルスφ２のセットで前記状態を反転して
出力部Ｂへ読み出すようになっている。For example, as shown in FIG. 1A, the shift register is constructed by cascading two stages of clocked complementary MOS transistor circuits 1, and inverts and reads the signal state of the input part A with a set of read clock pulses φ1. The above state is inverted and read out to the output section B by setting the read clock pulse φ2.

同図中のコンデンサＣ１Ｃ寄生容量であって、ここに信
号状態が保存され４第１図ａのシフトレジスタは、第１
図ａのように簡略化した記号で表わされる。The parasitic capacitance of capacitor C1C in the same figure stores the signal state.
It is represented by a simplified symbol as shown in Figure a.

第１図すはトランスミッションゲート２とインバータ３
とを単位とする回路を２段縦続接続して構成されたシフ
トレジスタで、その動作は第１しａとほぼ同様である。Figure 1 shows transmission gate 2 and inverter 3
This is a shift register constructed by cascading two stages of circuits each having a unit of .

同図中のコンデンサＣ１＆２寄生容量であって、ここに
信号状態が保存され歴第１図すのシフトレジスタは第１
図ｂ′のように僧略化した記号で表わされる。The parasitic capacitance of capacitors C1 & 2 in the same figure is where the signal state is stored, and the shift register in Figure 1 is the first
It is represented by a simplified symbol as shown in Figure b'.

その他、記憶部に安定回路を設けて安定周波か動作する
ように変形したシフトレジスタや、ダイレクトセット端
子あるいはダイレクトリセット扇子を追加したシフトレ
ジスタ等もあるが、以下の説明に於ては、主に第１図ａ
、 ａ’のシフトレジスタを用いる。In addition, there are shift registers that have been modified to operate at a stable frequency by installing a stabilizing circuit in the storage section, and shift registers that have added a direct set terminal or direct reset fan, but in the following explanation, we will mainly focus on these. Figure 1a
, a' shift registers are used.

第２図ａはこの発明による集積回路の代表的一実施例を
示す回路図であり、例えば電卓用カウンタとして使用さ
れる。FIG. 2a is a circuit diagram showing a typical embodiment of an integrated circuit according to the present invention, which is used, for example, as a counter for a calculator.

第２図ａに於て番号を８で示されるものは集積回路内の
回路であり、集積回路外の抵抗Ｒ８は外部から取付けら
れることを示している。In FIG. 2a, the number 8 indicates a circuit within the integrated circuit, and the resistor R8 outside the integrated circuit is externally attached.

勿論この抵抗Ｒ８は内部において設けられてもよい。Of course, this resistor R8 may be provided internally.

抵抗Ｒ６に接続された集積回路内の回路は発振回路１０
で、縦続接続された３個のインバータ１１．１２，１３
と、第２段目のインバータ１２の出力を第１段目のイン
バータ１１０入力に正帰還する容量Ｃとから構成されて
いる。The circuit in the integrated circuit connected to the resistor R6 is an oscillation circuit 10.
, three inverters 11, 12, 13 are connected in cascade.
and a capacitor C that positively feeds back the output of the second-stage inverter 12 to the input of the first-stage inverter 110.

第２段目のインバータ１２の出力側から取出される発振
回路１０の出力は、インバータ４及びインバータ４に接
続されたインバータ５を介してそれぞれクロックパルス
ｃｐ 、ｃｐとなる。The output of the oscillation circuit 10 taken out from the output side of the second stage inverter 12 becomes clock pulses cp and cp through the inverter 4 and the inverter 5 connected to the inverter 4, respectively.

なおこのクロックパルスｃｐ ｔ ｃｐは、前記第１段
目のインバータ１１０入力側にパルスを印加（図示せず
）することで制御できる。Note that this clock pulse cptcp can be controlled by applying a pulse (not shown) to the input side of the first stage inverter 110.

クロックパルスｃｐ 、ｃｐは、第１のカウンタ即ちク
ロツクカウンタ２００基本要素であるシフトレジスタ２
Ｌ２２，２３の読み込みパルスｃｐ及び読み出しパルス
ｃｐとして使用される。The clock pulses cp and cp are supplied to the shift register 2, which is the basic element of the first counter, that is, the clock counter 200.
It is used as the read pulse cp and the read pulse cp of L22 and L23.

クロックカウンタ２０は縦続接続された３個のシフトレ
ジスタ２１，２２，２３と、各シフトレジスタ２１，２
２，２３０出力のナンドをとり、ナンドのとられた信号
をゲート回路２５を介して第１段目のシフトレジスタ２
１０入力側に帰還するナンド回路２４とから構成され、
４進のカウンタとなっている。The clock counter 20 includes three shift registers 21, 22, 23 connected in series, and each shift register 21, 2.
2,230 output is NANDed, and the NANDed signal is passed through the gate circuit 25 to the first stage shift register 2.
It is composed of a NAND circuit 24 that returns to the 10 input side,
It is a quaternary counter.

クロックカウンタ２０の出力は、第１段目のシフトレジ
スタ２１及び第３段目のシフトレジスタ２３の出力側か
ら、それぞれインバータ２６゜２７．２８，２９を介し
てクロックパルスφ、。The output of the clock counter 20 is a clock pulse φ from the output side of the first stage shift register 21 and the third stage shift register 23 via inverters 26, 27, 28 and 29, respectively.

虱及びクロックパルスφ２．４としてとり出されている
。The clock pulse φ2.4 is taken out.

なおりロックパルスＧ及びクロックパルスＣそれぞれは
、シフトレジスタ２１及びシフトレジスタ２３から直接
取出してもよいが、波形整形及び駆動を増すためにクロ
ックパルスφ１及びクロックパルスφ２を反転すること
で得ている。Note that the lock pulse G and the clock pulse C may be taken out directly from the shift register 21 and the shift register 23, respectively, but in order to increase waveform shaping and drive, they are obtained by inverting the clock pulse φ1 and the clock pulse φ2. .

クロックパルスφ１ 、Ｉ２は、第２のカウンタ即ちビ
ットカウンタ３０の基本要素であるシフトレジスタ３Ｌ
３２，３３，３４の読み込みパルス及び読み出しパルス
として使用される。Clock pulses φ1 and I2 are supplied to the shift register 3L, which is a basic element of the second counter, that is, the bit counter 30.
32, 33, and 34 are used as reading pulses and reading pulses.

ビットカウンタ３０は縦続接続された４個のシフトレジ
スタ３１．３２，３３，３４と、各シフトレジスタ３１
，３２，３３の出力のナンドをとり、ナンドのとられた
信号をゲート回路３６を介して第１段目のシフトレジス
タ３１０入力側に帰還するナンド回路３６とから構成さ
れ、４進のカウンタとなっている。The bit counter 30 includes four shift registers 31, 32, 33, and 34 connected in series, and each shift register 31.
, 32, 33, and a NAND circuit 36 which returns the NANDed signal to the input side of the first stage shift register 310 via a gate circuit 36. It has become.

各シフトレジスタ３１．３２，３３，３４の出力はイン
バータＩｌ 、Ｉ２ 、Ｉ３ 、Ｉ４を介してビット信
号Ｔ、、Ｉ２ 、Ｉ４ 、Ｉ８として使用される。The outputs of each shift register 31, 32, 33, 34 are used as bit signals T, , I2, I4, I8 via inverters Il, I2, I3, I4.

ビット信号Ｔ８は、前記ナンド回路３６の出力を利用し
て作ってもよいが、ビットの境い目に所謂ヒゲが発生す
るため、この実施例ではシフトレジスタ３３の出力を更
にシフトレジスタ３４及びインバータ■４を介して作ら
れている。The bit signal T8 may be generated by using the output of the NAND circuit 36, but since a so-called whisker occurs at the boundary between bits, in this embodiment, the output of the shift register 33 is further generated by the shift register 34 and the inverter 4. is made through.

シフトレジスタ３４の出力Ｔ８と前記クロックパルス７
１のノア（−Ｉ８ ・１１ ）がノア回路３７を介し
て出力され、パルスφ （−Ｉ８ ・１１ ）が得ら
れている。The output T8 of the shift register 34 and the clock pulse 7
A NOR of 1 (-I8.11) is outputted via the NOR circuit 37, and a pulse φ (-I8.11) is obtained.

又このパルスφ１はインバータ３８を介してパルスφ
となっている。Also, this pulse φ1 is passed through the inverter 38 to become a pulse φ
It becomes.

パルスφ と前記クロックパルスφ２はディジットカウ
ンタ４００基本要素であるシフトレジスタＳＲ１，ＳＲ
２、・・・５Ｒｎ−１、ｓＲｎの読み込みパルス及び読
み出しパルスとして使用される。The pulse φ and the clock pulse φ2 are used in shift registers SR1 and SR, which are basic elements of the digit counter 400.
2,...5Rn-1 and sRn are used as read pulses and read pulses.

第３のカウンタ即ちディジットカウンタ４０は縦続接続
されたｎ個のシフトレジスタ５Ｒ１ｔＳＲ２、”’、Ｓ
Ｒｎ １ 、ＳＲｎと、各シフトレジスタＳＲ１、Ｓ
Ｒ２、・・・、５Ｒｎ−１、ＳＲｎの出力のナンドをと
り、ナンドのとられた信号をゲート回路４２を介して第
１段目のシフトレジスタＳＲ，の入力側に帰還するナン
ド回路４１とから構成され、ｎ進のカウンタとなってい
る。The third counter or digit counter 40 consists of n shift registers 5R1tSR2,"',S
Rn 1 , SRn and each shift register SR1, S
A NAND circuit 41 which takes the NAND of the outputs of R2, . It is an n-ary counter.

各シフトレジスタＳＲ１、ＳＲ２、・・・。Each shift register SR1, SR2, . . .

ＳＲｎ １ ｔＳＲｎの出力はインバータＩＤ１ 。The output of SRn 1 tSRn is inverter ID1.

ＩＤ２ ｔｏ”ｔ ’Ｄ（ｎ −１） ｔ ｘＤｎを介
して桁を指定するディジット信号り１．Ｄ２．・・・。ID2 to"t 'D(n -1) t A digit signal specifying the digit via Dn 1.D2. . .

Ｄｎ １ ｔＤｎとして使用される。Dn 1 Used as tDn.

ディジット信号ＤｎがシフトレジスタＳＲｎの出力を利
用して作られているのは、前記ビット信号Ｔ８がシフト
レジスタ３４の出力を利用して作られているのと同理由
による。The digit signal Dn is generated using the output of the shift register SRn for the same reason as the bit signal T8 is generated using the output of the shift register 34.

シフトレジスタＳＲｎの出力Ｄｎと前記クロックパルス
＜１５Ｔのノア（−Ｄｎ・φ ）がノア回路４γを介し
て出力され、パルスφＤ（−φｎ・φ１−φ□・φ８
・φ、）が得られている。The output Dn of the shift register SRn and the clock pulse <15T (-Dn・φ) are outputted via the NOR circuit 4γ, and the pulse φD (−φn・φ1−φ□・φ8
・φ,) is obtained.

更に低周波のタイミングパルスが必要の場合は、以下同
様に順次カウンタを設ければよい。If a lower frequency timing pulse is required, a counter may be sequentially provided in the same manner.

以上のように接続構成された各カウンタ２０゜３０．４
０から出力される各タイミングパルスｅｐ ツ φ】
ツ φ２２ Ｔ１ ν Ｔ２ ν Ｔ４ ν
Ｔ８ フφＴ、Ｄｌ、Ｄ２．・＝、Ｄｎ １ 、
Ｄｎ、ＩＤの各波形の関係は例えば第２図すのようにな
る。Each counter 20°30.4 connected and configured as above
Each timing pulse output from ep φ]
TS φ22 T1 ν T2 ν T4 ν
T8 φT, Dl, D2.・=, Dn 1,
For example, the relationship between the Dn and ID waveforms is as shown in FIG.

なお各ゲート回路２５，３６，４２からの出力を各ナン
ド回路２４，３５，４１からの出力と同レベルに表わし
ている。Note that the output from each gate circuit 25, 36, 42 is shown at the same level as the output from each NAND circuit 24, 35, 41.

即ち各ゲート回路２５，３６゜４２に入力される他の信
号の論理レベルを”１″としている。That is, the logic level of the other signals input to each gate circuit 25, 36, 42 is set to "1".

゛以上までの説明では、ゲート回路２５，３６゜４２を
除けば従来の集積回路をほぼそのまま利用でき、その動
作も従来と同様であるが、前記したように、カウンタの
電源投入時の状態は不定であり、不能時間（電源投入時
から安定動作開始までの時間）もわからないので、前記
第１のカウンタ２０の計数動作と第２のカウンタ３０の
計数動作と第３０カウンタ４０の計数動作とを禁止し、
且つ第２０カウンタ３０の各シフトレジスタ３Ｌ３２゜
３３．３４に入力される読込みパルスφ１及び読み出し
パルスφ２とをセットする（読み込みパルスφ１を読み
込み状態にし、読み出しパルスφ２を読み出し状態にす
る）手段とを新たに設げα）る。゛In the above explanation, except for the gate circuits 25, 36 and 42, the conventional integrated circuit can be used almost as is, and its operation is the same as the conventional one, but as mentioned above, the state of the counter when the power is turned on is Since it is not fixed and the disabled time (the time from when the power is turned on until the start of stable operation) is also unknown, the counting operation of the first counter 20, the counting operation of the second counter 30, and the counting operation of the 30th counter 40 are Forbidden,
and means for setting the read pulse φ1 and the read pulse φ2 input to each shift register 3L32°33.34 of the 20th counter 30 (to set the read pulse φ1 to the read state and the read pulse φ2 to the read state). Newly established α).

この手段は、テスト用リード端子ＬＴとグランドとの間
に接続された抵抗Ｒと、テスト用リード端子ＬＴに接続
されたインバータ■と、インバータＩの出力が前記ナン
ド回路２４の出力と共に入力される前記ゲート回路２５
と、インバータ■の手刀が入力される遅延回路５０と、
遅延回路５０の出力が入力される前記ゲート回路３６及
び前記ゲート回路４２とから構成されている。In this means, the outputs of the resistor R connected between the test lead terminal LT and the ground, the inverter ■ connected to the test lead terminal LT, and the inverter I are input together with the output of the NAND circuit 24. The gate circuit 25
and a delay circuit 50 to which the signal of the inverter ■ is input.
It is composed of the gate circuit 36 and the gate circuit 42 to which the output of the delay circuit 50 is input.

このような手段を設けた集積回路に於ては、テスト用リ
ード端子ＬＴから論理レベル″１”の信号を与えれば、
各ゲート回路２５，３６，４２からは論理レベル″０”
の信号が出力されることとなる。In an integrated circuit equipped with such a means, if a signal of logic level "1" is applied from the test lead terminal LT,
Logic level "0" from each gate circuit 25, 36, 42
The signal will be output.

こういう状態で安定したクロックパルスｃｐ 、ｃｐを
発振回路２０のインバータ１１０入力側に供給（例えば
集積回路外部から）すれば、第１０カウンタ２０の各シ
フトレジスタ２１゜２２．２３０状態は論理レベル゛０
″になる。If stable clock pulses CP and CP are supplied to the input side of the inverter 110 of the oscillation circuit 20 in this state (for example, from outside the integrated circuit), the states of the shift registers 21, 22, and 230 of the tenth counter 20 become logic level ``0''.
"become.

つまり第１のカウンタ２０の計数動作は禁止されること
になる。In other words, the counting operation of the first counter 20 is prohibited.

、第１０カウンタ２０の計数動作が禁止されて
いる間、第２のカウンタ３０の読み込みパルスφ１及び
読み出しパルスφ２は論理レベル゛１”に保たれ、この
結果第２のカウンタ３０の各シフトレジスタ３Ｌ３２，
３３，３４の状態は論理レベル”０′”となり、第２の
カウンタ３０の計数動作も禁止される。, while the counting operation of the tenth counter 20 is prohibited, the read pulse φ1 and the read pulse φ2 of the second counter 30 are kept at the logic level "1", and as a result, each shift register 3L32 of the second counter 30 ，
The states of 33 and 34 become logic level "0'", and the counting operation of the second counter 30 is also prohibited.

はぼ同様の理由で、ディジットカウンタ４０の計数動作
も禁止される。For the same reason, the counting operation of the digit counter 40 is also prohibited.

テスト用リード端子り、から与えられる信号を取り除（
と、前記抵抗Ｒが存在する為、実質的にテスト用リード
端子ＬＴから論理レベル”０”の信号が与えられること
になり、各ゲート回路２５．３６．４２からは各ナンド
回路２４゜３５．４１の状態がそのまま出力されること
になる。Remove the signal from the test lead terminal (
Since the resistor R is present, a logic level "0" signal is essentially given from the test lead terminal LT, and each gate circuit 25, 36, 42 sends a signal to each NAND circuit 24, 35, . 41 will be output as is.

なおこの実施例では、抵抗Ｒを設けているが、上記説明
から分るように、抵抗Ｒを設けずにテスト用リード端子
ＬＴを接地してもよい。In this embodiment, a resistor R is provided, but as can be seen from the above description, the test lead terminal LT may be grounded without providing the resistor R.

第２図Ｃは、テスト用リード端子ＬＴに”ｌＨの信号が
与えられていた状態から”０″の信号が与えられる状態
へと変化していく過程を示した各部の波形図である。FIG. 2C is a waveform diagram of various parts showing the process of changing from a state in which a signal of "1H" is applied to the test lead terminal LT to a state in which a signal of "0" is applied.

時刻ｔ。Time t.

までテスト用リード端子ＬＴに”１”の信号が与えられ
ており、各カウンタ２０，３０゜４０の計数動作が禁止
されていたとする。It is assumed that a signal of "1" has been applied to the test lead terminal LT until then, and the counting operation of each of the counters 20, 30 and 40 is prohibited.

そして時刻ｔ、に前記端子ＬＴの状態を”１”からＮ
Ｏ＄９にすると、第２図ａに於げる点ａのレベルは時刻
ｔ１ にａ １ ｎとなり、点すのレベルは時刻ｔ３に
１”となる。Then, at time t, the state of the terminal LT changes from "1" to N.
When the value is set to O$9, the level of point a in FIG. 2a becomes a 1 n at time t1, and the level of point a becomes 1'' at time t3.

一方ナンド回路２４の出力は時刻ｔ。On the other hand, the output of the NAND circuit 24 is at time t.

では”１”のレベルで安定しているので、点ａのレベル
カ時刻ｔ、で１”となると、時刻ｔ２でクロックパルス
Ｃが、時刻ｔ６でクロックパルスＣがそれぞれ′１”の
状態となる。Since the level is stable at "1", when the level at point a becomes "1" at time t, the clock pulse C becomes "1" at time t2 and the clock pulse C becomes "1" at time t6.

そして第１のカウンタ２０は時刻ｔ２で安定動作を開始
する。Then, the first counter 20 starts stable operation at time t2.

このようにしてクロックパルスφ７．φ２が時刻ｔ６で
安定動作を行ない、一方前記したように点すのレベルが
時刻ｔ３に′１”となっているので、クロックパルスφ
７．φ２を読み込みパルス及び読み出しパルスとして使
っている第２０カウンタ３０の動作は、時刻ｔ１２で先
ずシフトレジスタ３１が安定動作を開始し、時刻ｔ２０
でシフトレジスタ３２が、時刻ｔ２８でシフトレジスタ
３３が、時刻ｔ３６でシフトレジスタ３４がそれぞれ安
定動作を開始する。In this way, the clock pulse φ7. φ2 performs stable operation at time t6, and on the other hand, as mentioned above, the level of the signal is '1'' at time t3, so the clock pulse φ
7. In the operation of the 20th counter 30 that uses φ2 as a read pulse and a read pulse, the shift register 31 first starts stable operation at time t12, and then at time t20.
The shift register 32 starts stable operation at time t28, the shift register 33 starts stable operation at time t28, and the shift register 34 starts stable operation at time t36.

なお同図から分るように、実質的には時刻ｔ４で第１カ
ウンタ２０が、時刻ｔ２０で第２カウンタ３０がそれぞ
れ安定動作状態となっているとみなせる。As can be seen from the figure, it can be assumed that the first counter 20 and the second counter 30 are substantially in a stable operating state at time t4 and time t20, respectively.

同様にディジットカウンタ４０の各部の波形（図示され
ておらず）も、時刻ｔ１ さえ分っておればどの時刻に
どのような状態となっているべきかを知ることができる
。Similarly, if the waveforms (not shown) of each part of the digit counter 40 are known at the time t1, it is possible to know what state they should be in at which time.

以上のように、この実施例によれば、集積回路の動作状
態を知ろうと思ったとき（特に集積回路の良・不良の測
定時）、先ずテスト用リード端子ＬＴからレベル”ｌ”
の信号を印加し、次いでレベル“０”の状態にするだけ
で、各回路波形がどのような状態にあるかを容易に知る
ことが出来、。As described above, according to this embodiment, when it is desired to know the operating state of an integrated circuit (especially when measuring whether the integrated circuit is good or bad), first the level "L" is detected from the test lead terminal LT.
You can easily know what state each circuit waveform is in by simply applying the signal and then setting the level to "0".

良・不良の測定は容易になる。It becomes easy to measure whether it is good or bad.

なお実施例では、遅延回路５０としてクロックドコンプ
リメンタリ型モストランジスタ回路を２段縦続接続した
シフトレジスタを用いたが、Ａｂの信号″０”から′１
”への変化時刻は、パルス・φ１の′１”から′０”へ
の変化時刻あるいはパルスφ２の６１”から６０”への
変化時刻のイスれかより遅れていればよいので、遅延回
路５０としては、クロックパルスｃｐによるラッチ回路
と単なるインバータとで接続構成された回路、あるいは
インバータ縦続接続の回路、積分回路等でもよい。In the embodiment, a shift register in which two stages of clocked complementary MOS transistor circuits are connected in cascade is used as the delay circuit 50.
The time at which the pulse φ1 changes from '1' to '0' needs to be later than either the time at which the pulse φ1 changes from '1' to '0' or the time at which the pulse φ2 changes from 61'' to 60''. For example, a circuit configured by connecting a latch circuit using a clock pulse CP and a simple inverter, a circuit with cascaded inverters, an integrating circuit, etc. may be used.

なおインバータＩを使用しているが、抵抗Ｒをレベル“
１”の電位に接続しておき、ゲート回路２５等にレベル
”０”の状態を印加する時、テスト用リード端子Ｌ か
らレベル″０”の信号を印加する方法による場合は、イ
ンバータＩは使用しな（てもよい。Although inverter I is used, the resistor R is set to level "
1" potential and apply a level "0" state to the gate circuit 25 etc., inverter I is not used if the method is to apply a level "0" signal from the test lead terminal L. Shina (may be.

又、ゲート回路２５等にレベル″０”の状態を印加する
時、実施例では１本のテスト用リード端子ＬＴを使用し
ているが、テスト用リード端子ＬＴと他のリード端子と
を組み合わせてもよい。Furthermore, when applying a level "0" state to the gate circuit 25 etc., one test lead terminal LT is used in the embodiment, but the test lead terminal LT and other lead terminals may be combined. Good too.

更に又、点ａの信号を制御するのと点すの信号を制御す
るのとに同一のテスト用リード端子りを用いたが、それ
ぞれ別のテスト用リード端子を用いて各点ａ、ｂの信号
を制御してもよい。Furthermore, the same test lead terminal was used to control the signal at point a and the signal at point a, but different test lead terminals were used to control the signal at points a and b. The signal may also be controlled.

以−トの事と多少重複するが、第２図に示した実施例の
変形例を第３図に示しておく。Although it overlaps somewhat with what has been said above, FIG. 3 shows a modification of the embodiment shown in FIG. 2.

前記実施例との主なる相違は、外部から信号を印加する
部分と、遅延回路５００部分であるが、その動作はほぼ
同様であるので省略する。The main differences from the previous embodiment are the part for applying a signal from the outside and the delay circuit 500 part, but since the operation thereof is almost the same, the description thereof will be omitted.

第４図はこの発明による他の実施例を示す回路図である
。FIG. 4 is a circuit diagram showing another embodiment according to the present invention.

前記実施例との主なる相違は、論理レベルに逆の意味を
もたせており、例えば点Ａのレベルが１”のとき第１の
カウンタ２０の計数動作が禁止されるようになっている
。The main difference from the previous embodiment is that the logic levels have opposite meanings, for example, when the level at point A is 1'', the counting operation of the first counter 20 is prohibited.

゛このような論理レベルにすると、図示するように、各
カウンタ２０．３０．４０から直接にパルスφ１ 、φ
２．Ｔ１．Ｔ２．Ｔ４．Ｔ８．Ｄ１゜Ｄ２．・・・、Ｄ
ｎ−１、Ｄｎを得ることが出来、集積回路１チップ当
りの面積を小さくできる特徴をもつ。゛With such a logic level, the pulses φ1, φ are directly output from each counter 20, 30, 40 as shown
2. T1. T2. T4. T8. D1゜D2. ...,D
n-1, Dn can be obtained, and the area per integrated circuit chip can be reduced.

この実施例の動作及び各部における波形については、信
号レベルさえ注意すれば前記実施例とほぼ同様なので、
その説明は省略する。The operation of this embodiment and the waveforms in each part are almost the same as those of the previous embodiment as long as you pay attention to the signal level.
The explanation will be omitted.

第５図ａはこの発明による集積回路の更に他の実施例を
示す図である。FIG. 5a shows still another embodiment of the integrated circuit according to the invention.

第１図、第２図、第３図及び第４図に示した各実施例で
は、第１段のシフトレジスタ２１，３１゜ＳＲ□の入力
部から各カウンタ２０，３０，４００計数動作を禁止し
ているが、この実施例に於ては同図に示すように、最終
段のシフトレジスタ２３．３３．ＳＲｎ 、の出力部か
ら計数動作を禁止している。In each of the embodiments shown in FIGS. 1, 2, 3, and 4, the counting operation of each counter 20, 30, and 400 is prohibited from the input section of the first stage shift register 21 and 31°SR□. However, in this embodiment, as shown in the figure, the final stage shift registers 23, 33 . Counting operation is prohibited from the output section of SRn.

この実施例による集積回路の各部における動作は、上記
各実施例とほぼ同様であるが、第５図すに示す波形図か
らも明らかなように、点ａにおける信号レベルの“０”
から”１”への変化時刻ｔｏから、クロックパルスｃｐ
の１周期内に全てのカウンタ２０．３０．４０が安定計
数状態に入るという特徴をもつので、テスト不能時間を
短縮出来る効果を有する。The operation of each part of the integrated circuit according to this embodiment is almost the same as in each of the above embodiments, but as is clear from the waveform diagram shown in FIG.
From the time to when the clock pulse cp changes from "1" to "1", the clock pulse cp
Since all the counters 20, 30, and 40 enter a stable counting state within one period of , this has the effect of shortening the untestable time.

第６図ａはこの発明による集積回路の更に他の実施例を
示す図である。FIG. 6a is a diagram showing still another embodiment of the integrated circuit according to the present invention.

点ａにおける信号の変化が、クロックパルスｃｐの０″
から′１”への変換時に同期しておけば、全てのカウン
タ２０゜３０．４０の計数動作は点ａにおける信号の変
化に同期して安定した計数動作を開始し、テスト不能時
間は短縮できる。The change in the signal at point a is 0'' of clock pulse cp.
If it is synchronized when converting from to '1', the counting operation of all counters 20°30.40 will start stable counting operation in synchronization with the change in the signal at point a, and the test failure time can be shortened. .

この様子を第６図すに示しておく。This situation is shown in Figure 6.

なお第６図ａにおける点線αと点線βは、どちらの結線
方法でもよいことを示している。Note that dotted lines α and dotted lines β in FIG. 6a indicate that either connection method may be used.

第７図ａは本発明の更に他の実施例を示す回路図である
。FIG. 7a is a circuit diagram showing still another embodiment of the present invention.

第１のカウンタ２０は各クロックパルスｃｐ。A first counter 20 counts each clock pulse cp.

ｃｐをそれぞれ読み込みパルス、読み出しパルスとする
２段縦続接続されたシフトレジスタ２１゜２２と、第２
段目シフトレジスタ２２の出力を反転さして初段シフト
レジスタ２１へ帰還させるナンド回路２４“乙から構成
された４進カウンタである。2 stages of cascade-connected shift registers 21 and 22 each using cp as a read pulse and a read pulse;
This is a quaternary counter consisting of a NAND circuit 24 "B" which inverts the output of the shift register 22 at the first stage and feeds it back to the shift register 21 at the first stage.

クロックパルスφ１は第２段目シフトレジスタ２２０入
力と出力とのノア出力として得られ、クロックパルスφ
２は第２段目シフトレジスタ２２０入力と出力とのアン
ドとして得られている。The clock pulse φ1 is obtained as a NOR output between the input and output of the second stage shift register 220, and the clock pulse φ1
2 is obtained by ANDing the input and output of the second stage shift register 220.

第１のカウンタ２０の計数動作の禁止は、前記ナンド回
路２４へ点ａの信号を入力させることで可能となってい
る。The counting operation of the first counter 20 can be inhibited by inputting the signal at point a to the NAND circuit 24.

第１のカウンタ２０の計数動作を禁止することにより、
クロックパルスφ２はセット状態（読み出し状態）とな
るが、クロックパルスφ１の得られるノア出力はリセッ
ト状態（読み込まない状態）となるので、ノア出力は点
ａの信号を反転させたものとのオアなとって得られるよ
うになっている。By prohibiting the counting operation of the first counter 20,
Clock pulse φ2 is in the set state (reading state), but the NOR output obtained by clock pulse φ1 is in the reset state (not reading state), so the NOR output is the OR of the inverted signal at point a. You can get it by taking it.

このようにすれば計数動作が禁止されている時、ノア出
力もセット状態（読み込み状態）となる。In this way, when the counting operation is prohibited, the NOR output will also be in the set state (reading state).

なお、クロックパルスφ１のリセット状態は点ａの信号
の変化と同期するので、ナンド回路２４“への入力信号
は点ａからの信号でなくとも点すからの信号でもよい。Incidentally, since the reset state of the clock pulse φ1 is synchronized with the change in the signal at point a, the input signal to the NAND circuit 24'' may be a signal from point a rather than a signal from point a.

第２０カウンタ３０は特願昭４９−１３３８８８に記載
されている８進カウンタで、各クロックパルスφ１ 、
φ２をそれぞれ読み込みパルス及び読み出しパルスとす
る４段縦続接続されたシフトレジスタ３Ｌ３２，３３，
３４と、４段目シフトレジスタ３４の出力を初段シフト
レジスタ３１０入カへ帰還させるナンド回路３５“とか
ら構成されている。The 20th counter 30 is an octal counter described in Japanese Patent Application No. 49-133888, and each clock pulse φ1,
Four stages of cascade-connected shift registers 3L32, 33, which use φ2 as a read pulse and a read pulse, respectively.
34, and a NAND circuit 35'' which feeds back the output of the fourth stage shift register 34 to the input of the first stage shift register 310.

なお初段のシフトレジスタ３１はクロックドインバータ
回路３１１とクロックドナンド回路３１２とから構成さ
れている。Note that the first stage shift register 31 is composed of a clocked inverter circuit 311 and a clocked NAND circuit 312.

４段目シフトレジスタ３４の入力信号と出力の反転され
た信号とのナンド出力が前記クロックドナンド回路３１
２に入力されている。The NAND output of the input signal of the fourth stage shift register 34 and the inverted output signal is output from the clock DAND circuit 31.
2 is entered.

第２のカウンタ３０の計数動作の禁止は、ナンド回路３
５に点すからの信号を入力させることで可能となってい
る。The counting operation of the second counter 30 is prohibited by the NAND circuit 3
This is possible by inputting a signal from 5 to 5.

第４段目シフトレジスタ３４０入力信号とナンド回路３
５“の出力信号とのナンド出力は計数動作の１周期（ク
ロックパルスφ、。Fourth stage shift register 340 input signal and NAND circuit 3
The NAND output with the output signal of 5" is one cycle of the counting operation (clock pulse φ,.

φ２の８パルス期間）を示すパルスモ。8 pulse periods of φ2).

とじて利用される。It is used by closing it.

第３のカウンタ４０は、２段縦続接続されたシフトレジ
スタＳＲ３，ＳＲ２と、第２段目のシフトレジスタＳＲ
２の出力を第１段目のシフトレジスタＳＲ１のナンド回
路４１に帰還させるナンド回路４６から構成された４進
カウンタである。The third counter 40 includes two stages of shift registers SR3 and SR2 connected in series, and a second stage shift register SR.
This is a quaternary counter composed of a NAND circuit 46 that feeds back the output of 2 to the NAND circuit 41 of the first stage shift register SR1.

各シフトレジスタＳＲ１、ＳＲ２は各クロックパルスφ
４．φ２をそれぞれ読み込みパルス、読み出しパルスと
し、前記パルスＴ；４を反転させたパルスＴ６４が入力
されるナンド回路４１及びオア回路４２と、ナンド回路
４１及びオア回路４２の出力がそれぞれ入力されるクロ
ックドナンド回路４３と、クロックドナンド回路４３の
出力が入力されるクロックドインバータ４４とから構成
されている。Each shift register SR1, SR2 receives each clock pulse φ
4. φ2 is a read pulse and a read pulse, respectively, and a NAND circuit 41 and an OR circuit 42 are input with a pulse T64 which is an inversion of the pulse T; It is composed of a NAND circuit 43 and a clocked inverter 44 to which the output of the clocked NAND circuit 43 is input.

なおシフトレジスタＳＲ１、ＳＲ２は、パルスＴ６４が
１”の状態でクロックパルスφ１がセット状態の入力状
態を読み込み、次にクロックパルスφ２がセット状態と
なると読み出しを行ない、パルスＴ６４がリセット状態
となればパルスＴ６４を入力とするナンド出力が”１″
となり、出力状なは保持される為、実際にはパルスＴ６
４・φ、を訓み込みパルスとし、パルスＴ６４・φ２を
読み出しパルスとなる。Note that the shift registers SR1 and SR2 read the input state in which the clock pulse φ1 is in the set state when the pulse T64 is 1'', then read out when the clock pulse φ2 becomes in the set state, and when the pulse T64 becomes in the reset state. NAND output with pulse T64 as input is “1”
Therefore, since the output state is maintained, the pulse T6 is actually
4·φ is the training pulse, and pulse T64·φ2 is the read pulse.

第３のカウンタ４０の計数動作の禁止は、点すの信号を
ナンド回路４１に入力させることで可能となっている。The counting operation of the third counter 40 can be inhibited by inputting an ON signal to the NAND circuit 41.

なお点線αと点線βはどちらの結線方法でもよいことを
示している。Note that the dotted line α and the dotted line β indicate that either connection method may be used.

第７図ａの回路の動作波形は第７図すのように表わされ
る。The operating waveforms of the circuit of FIG. 7a are expressed as shown in FIG.

同図からも分るように、点ａの信号がクロックパルスｅ
ｐの”０”から１″への変化に同期して“０″から“１
”へと変われば、全カウンタ２０，３０，４０，６０の
計数動作も同時に安定状態となる。As can be seen from the figure, the signal at point a is the clock pulse e
From “0” to “1” in synchronization with the change of p from “0” to “1”
”, the counting operations of all counters 20, 30, 40, and 60 simultaneously become stable.

以上の実施例の他、この発明による集積回路には種々の
変形が考えられ、例えば第８図及び第９図のような回路
（但し第２のカウンタ３０等は省略）があるが、その説
明は以上の説明とほぼ同様であり、省略する。In addition to the embodiments described above, various modifications can be made to the integrated circuit according to the present invention, such as circuits as shown in FIGS. 8 and 9 (however, the second counter 30 and the like are omitted), which will be explained below. is almost the same as the above explanation and will be omitted.

なお第８図ａの回路の波形は第８図ｂ、第９図ａの回路
の波形は第９図す、である。The waveforms of the circuit shown in FIG. 8a are shown in FIG. 8b, and the waveforms of the circuit shown in FIG. 9a are shown in FIG.

従って以上の各実施例の説明から明らかなようにこの発
明によれば、集積回路の動作状態を知ろうと思ったとき
（時に集積回路の良・不良の測定時）、集積回路外から
信号を先ず印加し、次にこの信号を除去するだけである
時刻の各回路波形がどのような状態にあるかを容易に知
ることが出来る集積回路を提供でき１、集積回路の測定
の簡易さを期待できる。Therefore, as is clear from the description of each of the embodiments above, according to the present invention, when it is desired to know the operating state of an integrated circuit (sometimes when measuring whether the integrated circuit is good or bad), a signal is first detected from outside the integrated circuit. It is possible to provide an integrated circuit in which it is possible to easily know what state each circuit waveform is in at a given time by simply applying a signal and then removing this signal. .

なお各実施例の説明では各カウンタの計数動作を禁止す
るのにテスト用リード端子を利用したが、第１０図に示
すように発振回路両端の発振用リード端子Ｌ１ｏ及び発
振用リード端子Ｌ２０を利用してもよい。In the explanation of each embodiment, the test lead terminals were used to inhibit the counting operation of each counter, but as shown in FIG. 10, the oscillation lead terminals L1o and L20 at both ends of the oscillation circuit were used. You may.

この図では点ａ′の信号を、各実施例の図中の点ａの信
号として利用できる。In this diagram, the signal at point a' can be used as the signal at point a in each embodiment.

このように発振用リード端子り、、Ｌ２を利用すれば、
リード端子数を少なくできる効果がある。If you use the oscillation lead terminal L2 in this way,
This has the effect of reducing the number of lead terminals.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はシフトレジスタの回路図。 第２図ａはこの発明による集積回路の代表的一実施例を
示す回路図であり、第２図すは第２図ａの集積回路の各
部における安定計数動作を示す波形図であり、第２図Ｃ
は第２図ａの集積回路が計数動作禁状態から安定計数動
作状態へと変っていく様子を示す波形図である。 第３図〜第１０図はこの発明による集積回路の変形ある
いは他の実施例を示す回路図及び第２図Ｃに対応した波
形図である。 ｅｐ・・・・・・あるパルス、２０・・・・・・第１の
カウンタ、φ１ 、φ２・・・・・・第１のカウンタか
ら出力されるパルス。 ３０・・・・・・第２のカウンタ、Ｌ 、Ｒ，Ｌ。２
５．３６，５０・・・・・・手段（第２図）、（ＬＬｌ
、Ｌ２）、Ｒ，Ｉ、２５，３６，５０・・・・・・手
段（第３図）、（ＬＴ、Ｌｌ、Ｌ２）、Ｒ２工′。 ２５’、３６’、５０・・・・・・手段（第４図）、（
ＬＬｌ 、Ｌ２ ）、Ｒ，Ｉ’、（２５，２８’）、３
６゜５０・・・・・・手段（第５図）、（ＬＴ 、Ｌｌ
、Ｌ２ ）。 Ｒｊ Ｉ’、 （２５’、 ２５“）、３６’、５０・
・・・・・手段悌６図）、（ＬＴ 、Ｌｌ ｔ Ｌ２
） 、Ｒ２Ｉ’。 （、２７ｒ′、 ２５“、２５′）、３５“、５０・・
・・・・手段（第７図）。FIG. 1 is a circuit diagram of a shift register. FIG. 2a is a circuit diagram showing a typical embodiment of the integrated circuit according to the present invention, and FIG. Diagram C
2A is a waveform diagram showing how the integrated circuit of FIG. 2a changes from a counting operation prohibited state to a stable counting operation state. 3 to 10 are circuit diagrams and waveform diagrams corresponding to FIG. 2C showing modified or other embodiments of the integrated circuit according to the present invention. ep...a certain pulse, 20...first counter, φ1, φ2...pulse output from the first counter. 30...Second counter, L, R, L. 2
5.36,50... Means (Figure 2), (LLl
, L2), R, I, 25, 36, 50...Means (Fig. 3), (LT, Ll, L2), R2'. 25', 36', 50...Means (Fig. 4), (
LLl, L2), R, I', (25, 28'), 3
6゜50... Means (Fig. 5), (LT, Ll
, L2). Rj I', (25', 25"), 36', 50・
... Means 6), (LT, Ll t L2
), R2I'. (, 27r', 25", 25'), 35", 50...
... Means (Figure 7).

Claims (1)

【特許請求の範囲】[Claims] １ （ａ）するパルスと、（ｂ）このパルスの一方の
レベル期間に読み込み状態になり、他方のレベル期間に
読み出し状態になるシフトレジスタを基本要素とし、且
つ位相の異なる２個のパルスを発生する第１０カウンタ
と、（Ｃ）第１のカウンタから出力されるパルスのうち
の一方を読み込みパルスとし、他方を読み出しパルスと
するシフトレジスタを基本−３１とする第２のカウンタ
とを少なくとも有する集積回路において、（ｄ）前記第
１のカウンタの計数動作と前記第２のカウンタの計数動
作を禁止し、且つ第２のカウンタのシフトレジスタに入
力される、前記読み込みパルスと読み出しパルスとをそ
れぞれ読み込み状態と読み出し状態にする手段を備える
ことを特徴とする集積回路。1 The basic elements are (a) a pulse and (b) a shift register that is in a read state during one level period of this pulse and is in a read state during the other level period, and generates two pulses with different phases. and (C) a second counter having a basic -31 shift register in which one of the pulses output from the first counter is used as a read pulse and the other is used as a read pulse. In the circuit, (d) prohibiting the counting operation of the first counter and the counting operation of the second counter, and reading the read pulse and the read pulse, respectively, which are input to the shift register of the second counter. An integrated circuit characterized in that it comprises a state and a means for placing it in a read state.