JPS58161040A - Data processing device - Google Patents

Abstract

PURPOSE:To perform efficiently the microprogram address transition by separating a control clock to a clock for a sequencer system and a clock for a data system and controlling these two clocks independently of each other. CONSTITUTION:A clock controlling part 2 which controls a clock DATA-P103 for the data system, which controls data systems 9 and 10, and a clock SEQ- P104 for the sequencer system which controls a microprogram sequencer system 5 makes both clocks effective when no error is generated in data systems and the sequencer system; and when an error is generated, the controlling part 2 makes the clock SEQ-P104 effective and makes the clock DATA-P103 ineffective and restores both clocks to the effective state in the next machine cycle. When the error is detected, the clock for the data system is made ineffective to set the no-operation state though a micro instruction register MIR 5 jumps to the next address, and the control is jumped to an error processing in the next cycle, and therefore, the internal state for generation of the error is held, and thus, the microprogram address transition is performed efficiently.

Description

【発明の詳細な説明】 プログラムアドレス遷移を効率良く行なわせるデータ処
理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data processing device that efficiently performs program address transition.

従来のデータ処理装置では、第１図に示すように、ステ
ップ１のマシンサイクルでエラーが発生した時、マイク
ロプログラムを格納するマイクロインストラクションレ
ジスタＭＩＲの内容を書き込み可能な制御記憶装置ＷＣ
８のアドレスＡの内容とすれば、エラー発生より、エラ
ー処理に移行、即ちＭＩＲの内容をＷＯ２のＴＲＡＰア
ドレスの内容にするまでに、エラー発生を認識し、Ｖｖ
ｃｓアドレスを書き換える為の時間を要する。特に上記
アドレスＡの内容が、算術演算の場合、演算の結果オー
バーフロー発生したというような演算トラップの発生は
、ステップ１のマシンサイクルの終端で検出され、ステ
ップ２を経てステップ３のマシンサイクルより、トラッ
プ処理に入ることになる。ステップ２のマシンサイクル
でＭＩＲの内容は、アドレスＡ＋１の内容を示しており
、その内容の示す動作が実行される。特に命令終了マシ
ンサイクルにて、演算トラップが検出される場合、次の
命令にジャンプし、その命令の最初のステップを実行後
、トラップ処理にジャンプするので、演算トラップ発生
時の装置の内部状態が保存されないという問題があり、
従来は、エラー発生を認識後エラー処理に入るまで、Ｍ
ＩＲの内容を強制的にゝ全てゼロ＃（即ち、ノーオペレ
ーション）とする方式であった。この方式では、１全て
ゼロＩとする制御信号を必要とし、ＭＩＲをクリア端子
材のレジスタとする必要があり、ノ・−ド物量が大にな
る欠点があった。In a conventional data processing device, as shown in FIG. 1, when an error occurs in the machine cycle of step 1, a control storage device WC that can write the contents of a microinstruction register MIR that stores a microprogram is used.
If the contents of address A of 8 are the contents of address A, the error occurrence is recognized and the Vv
It takes time to rewrite the cs address. In particular, when the content of the address A is an arithmetic operation, the occurrence of an operation trap such as an overflow as a result of the operation is detected at the end of the machine cycle of step 1, and then from the machine cycle of step 3 through step 2. It will enter trap processing. In the machine cycle of step 2, the contents of MIR indicate the contents of address A+1, and the operation indicated by the contents is executed. In particular, when an arithmetic trap is detected at the end of an instruction machine cycle, the system jumps to the next instruction, executes the first step of that instruction, and then jumps to trap processing, so the internal state of the device at the time the arithmetic trap occurs is There is a problem that it is not saved,
Conventionally, after recognizing the occurrence of an error, the M
The method was to forcibly set the contents of the IR to all zeros (that is, no operation). This method requires a control signal that sets all 1's to zero I, and requires the MIR to be a resistor made of clear terminal material, which has the drawback of increasing the amount of node material.

本発明の目的は、マイクロプログラムアドレス遷移を効
率良く行なわせるデータ処理装置を提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that can efficiently perform microprogram address transitions.

本発明の特徴は、データ処理装置内の制御クロックを、
マイクロプログラムアドレスを格納するレジスタを制御
するクロック（以後シーケンサ系クロックと呼ぶ）と、
それ以外の部分を制御するクロック（以後データ系クロ
ックと呼ぶ）に分離し、その２つを独立に制御すること
によりマイクロプログラムアドレス遷移を行なわせるこ
とにある。A feature of the present invention is that the control clock in the data processing device is
A clock that controls the register that stores the microprogram address (hereinafter referred to as the sequencer system clock),
The purpose is to separate the clocks (hereinafter referred to as data system clocks) that control the other parts and to perform microprogram address transitions by controlling the two independently.

以下、本発明の一実施例を第２図により説明する。An embodiment of the present invention will be described below with reference to FIG.

図は、データ系９．１０のエラー検出を行なうエラー検
出器１．データ系９．１０を制御するデータ系クロック
ＤＡＴＡ−Ｐ１０３．マイクロプログラムシーケンサ系
５を制御するシーケンサ系クロック５ＥＱ−Ｐ２Ｏ３の
夫々を、クロック制御部２によシ生成し格納する制御Ｒ
ＥＧ３．制御ＲＥＧ３をクリアする制御信号（）ＲＩＯ
Ｉ、エラー検出器ｌからの信号により、エラー処理のア
ドレスを生成するエラーアドレス１１マイクロプログラ
ムを格納する書き込み可能な制御配憶装置ＷＣ８１４，
ＷＣ８１４のアドレス制御を行なうコントロールストレ
イシアトレスＣ３Ａ１３．Ｃ３Ａ１３０制御信号を生成
するデコーダＤＥＣ１２゜ＷＣ８１４の出力を格納する
マイクロインストラクションレジスタＭＩＲ５，データ
系のレジスタ群ＲＥＧＡ９．ＲＥＧＢＩＯ，データ系の
制御信号を生成するデコーダＤＥＣ６，及び７，８９本
装置全体を制御する信号５Ｙ８ＣＬＯＣＫ１０２を備え
たデータ処理装置である。The figure shows an error detector 1.1 that detects errors in the data system 9.10. Data system clock DATA-P103. that controls data system 9.10. A control R that causes the clock control unit 2 to generate and store each of the sequencer system clocks 5EQ-P2O3 that control the microprogram sequencer system 5.
EG3. Control signal ()RIO to clear control REG3
I, a writable control storage device WC814 that stores an error address 11 microprogram that generates an address for error processing according to a signal from an error detector I;
Control Stracia Torres C3A13. which performs address control of WC814. A decoder DEC12° that generates a C3A130 control signal; a microinstruction register MIR5 that stores the output of the WC814; and a data system register group REGA9. REGBIO, a decoder DEC6 that generates data system control signals, and a signal 5Y8CLOCK102 that controls the entire device.

ＤＡＴＡ−Ｐ２Ｏ３，５ＥＱ−Ｐ２Ｏ３を制御するクロ
ック制御部は、ＤＡＴＡ−Ｐ２Ｏ３，５ＥＱ−Ｐ２Ｏ３
共に有効でエラーが発生していない時、常に、ＤＡＴＡ
−Ｐ２Ｏ３，８ＥＱ−Ｐ２Ｏ３を有効にし、エラー発生
時には、ＤＡ　ＴＡ−Ｐ２Ｏ３を無効　５ＥＱ−Ｐ２Ｏ
３を有効にし、次のマシンサイクルでは、ｒ）ＡＴＡ−
Ｐ２Ｏ３゜８ＥＱ−Ｐ２Ｏ３共に有効な状態に復帰させ
る働きをする。The clock control unit that controls DATA-P2O3, 5EQ-P2O3 is
When both are valid and no error occurs, DATA
-P2O3, 8EQ-P2O3 is enabled, and when an error occurs, DA TA-P2O3 is disabled 5EQ-P2O
3 and in the next machine cycle, r) ATA-
Both P2O3°8EQ and P2O3 function to return to a valid state.

本実施例によれば、エラー検出された場合、ＭＩＲ５が
次のアドレスにジャンプしても、データ系クロックを無
効にすることにより、ノーオペレーションの状態にさせ
、次のマシンサイクルで、エラー処理にジャンプするの
で、エラー発生時の装置の内部状態は保存できる。According to this embodiment, when an error is detected, even if the MIR5 jumps to the next address, the data system clock is disabled to put it in a no-operation state, and error processing is performed in the next machine cycle. Since the process jumps, the internal state of the device at the time of the error can be saved.

このように本発明によれば、シーケンサ系クロックとデ
ータ系クロックを独立制御できるので、エラー発生時に
は不用の命令の実行を止め、ノーオペレーションとし、
エラー発生時の装置内の内部状態を保存することが可能
となり、マイクロプログラムアドレス遷移を効率良く、
比較的簡単な構成で実現できる。As described above, according to the present invention, since the sequencer system clock and the data system clock can be controlled independently, when an error occurs, execution of unnecessary instructions is stopped and no operation is performed.
It is now possible to save the internal state of the device when an error occurs, making microprogram address transitions more efficient.
This can be achieved with a relatively simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１１＜は、一般的なデータ処理装置のエラー発生時の
装置の状態推移を示す図、第２図は本発明・の一実施例
回路図である。 １・・・エラー検出器、２・・・クロック信号制御部、
３・・・制御レジスタ、５・・・マイクロインストラク
ションレジスタ（ＭＩＲ）、９．１０・・・データ系の
レジスタ群、１０３・・・データ系クロック信号、第　
７　口 芽′□ １11 is a diagram showing the state transition of a general data processing device when an error occurs, and FIG. 2 is a circuit diagram of an embodiment of the present invention. 1...Error detector, 2...Clock signal control section,
3... Control register, 5... Micro instruction register (MIR), 9.10... Data system register group, 103... Data system clock signal, No.
7 Mouth bud′□ 1

Claims (1)

【特許請求の範囲】[Claims] １、　マイクロプログラムで制御されるデータ処理装置
に於て、マイクロプログラムアドレスを格納するレジス
タを制御する第１のクロックと、データ処理装置内のそ
れ以外の部分を制御する第２のクロックを有し、該２つ
のクロックのオンオフを制御する為の各々に対応した第
３及び第゛４の信号線と、該２つの信号線に出力し、そ
の状態をマシンサイクル毎に入力により変化させるレジ
スタを有し、各マシンサイクル毎に、前記第１及び第２
のクロックを独立に制御することにより、マイクロプロ
グラムの実行及びアドレス遷移を行わせることを特徴と
するデータ処理装置。1. A data processing device controlled by a microprogram has a first clock that controls a register that stores a microprogram address and a second clock that controls other parts of the data processing device. , has third and fourth signal lines corresponding to each for controlling on/off of the two clocks, and a register that outputs to the two signal lines and changes the state by inputting each machine cycle. and for each machine cycle, the first and second
1. A data processing device that executes a microprogram and performs address transition by independently controlling a clock of the device.