JPS58158454U - 半導体メモリセル - Google Patents

半導体メモリセル

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Publication number
JPS58158454U
JPS58158454U JP5465882U JP5465882U JPS58158454U JP S58158454 U JPS58158454 U JP S58158454U JP 5465882 U JP5465882 U JP 5465882U JP 5465882 U JP5465882 U JP 5465882U JP S58158454 U JPS58158454 U JP S58158454U
Authority
JP
Japan
Prior art keywords
semiconductor substrate
conductivity type
diffusion
diffusion region
epitaxial layer
Prior art date
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Pending
Application number
JP5465882U
Other languages
English (en)
Inventor
俊一 鈴木
Original Assignee
日本電気株式会社
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Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP5465882U priority Critical patent/JPS58158454U/ja
Publication of JPS58158454U publication Critical patent/JPS58158454U/ja
Pending legal-status Critical Current

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は１素子型メモリセルの原理を説明するための図
、第２図ａ、　　ｂは従来の１．素子型メモリセルの一
例を示す図、第３図ａ、　　ｂは本考案を説明するため
に用いられる２重拡散型ＭＯＳトランジスタの一例を示
す図、第４図は本考案の一実施例を示す図である。 記号の説明、２０：ｐ型半導体基板、２１：エピタキシ
ャル層、２１′　二島状のエピタキシャル領域、２２：
絶縁分離領域、２３：ｎ型領域、２４：ｎ型領域、３０
：ゲート絶縁膜、３２：多結晶シリコン層、”３３ニア
ルミニウム配線層、４０：高不純物濃度埋込層。

Claims (1)

    【実用新案登録請求の範囲】
  1. 一導電型の半導体基板と、前記半導体基板上に設けられ
    た前記半導体基板と逆導電型のエピタキシャル層と、前
    記エピタキシャル層を拡散分離するように設けられた前
    記半導体基板と同一導電型の拡散分離領域と、前記拡散
    分離領域で分離された前記エピタキシャル層内に形成さ
    れた前記基板と同一導電型の第１の拡散領域と、第１の
    拡散領域内に形成された前記基板と逆導電型の第２の拡
    散領域と、前記拡散分離領域で分散されたエピタキシャ
    ル層と前記半導体基板との境界部分に設けられた高濃度
    埋込層と、前記第１の拡散領域上に被着された絶縁膜と
    、前記絶縁膜上から取り出された第１の導電ラインと、
    前記第２の拡散領域から取り出され、前記第１の導電ラ
    インとは絶縁されている第２の導電ラインとを備え、前
    記第１及び第２の導電ラインを選択線とし、且つ、前記
    半導体基板を接地することを特徴とする半導体メモリセ
    ル。
JP5465882U 1982-04-15 1982-04-15 半導体メモリセル Pending JPS58158454U (ja)

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JP5465882U JPS58158454U (ja) 1982-04-15 1982-04-15 半導体メモリセル

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JPS58158454U true JPS58158454U (ja) 1983-10-22

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ID=30065273

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