JPS58156226A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS58156226A JPS58156226A JP57038023A JP3802382A JPS58156226A JP S58156226 A JPS58156226 A JP S58156226A JP 57038023 A JP57038023 A JP 57038023A JP 3802382 A JP3802382 A JP 3802382A JP S58156226 A JPS58156226 A JP S58156226A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power supply
- inverter
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はMO8インバータにより構成される発振回路
等忙用いられる遷延回路に関する。
等忙用いられる遷延回路に関する。
従来、MO8FB’l’により構成される遅延回路とし
ては1例えば嬉1vAK示すようなものがある。
ては1例えば嬉1vAK示すようなものがある。
この回路は2つのインバータ1m、lbとその間に接続
された遷延回路2とからなり、各インバータ1m、lb
Kはプートストラップ回路3が設けられている。すなわ
ち、インバータ11なもしも駆動用Mo8FlflTQ
、とこれに対して負荷抵抗の作用ケなすダイオード接続
されたMO813TQ。
された遷延回路2とからなり、各インバータ1m、lb
Kはプートストラップ回路3が設けられている。すなわ
ち、インバータ11なもしも駆動用Mo8FlflTQ
、とこれに対して負荷抵抗の作用ケなすダイオード接続
されたMO813TQ。
とから構成する場合、出力端子1ls4aでの出力電圧
が電源電圧vcc よりもMO8FETQ、のスレッシ
冒−ルド電圧分だけ低くなってしまうことになる。この
場合、電源電圧vccが変動したとき。
が電源電圧vcc よりもMO8FETQ、のスレッシ
冒−ルド電圧分だけ低くなってしまうことになる。この
場合、電源電圧vccが変動したとき。
出力端子部4aに得られる信号電圧における相対的な電
圧変動量が大きくなってしまう。そこでコンデンサとし
てのMO8キャパシタQ、とQ、をチャージアップする
ためのMO8FETQ、とからなるプートストラップ回
路3を付加して、インバータを構成するMO8FB’f
’Q、のゲート電圧をmlI電圧■CCよりも更に押し
上げることによって、インバータの出力電圧な電源電圧
レベルまで引き上げるようKしているのである。
圧変動量が大きくなってしまう。そこでコンデンサとし
てのMO8キャパシタQ、とQ、をチャージアップする
ためのMO8FETQ、とからなるプートストラップ回
路3を付加して、インバータを構成するMO8FB’f
’Q、のゲート電圧をmlI電圧■CCよりも更に押し
上げることによって、インバータの出力電圧な電源電圧
レベルまで引き上げるようKしているのである。
しかしながら、必要な遅延時間を得るために上記インバ
ータ1aの出力端子部4aに接続されている111図に
示すような従来の遅延回路2にあっては、抵抗としての
MO8FETQsのゲート電圧が電源電圧V、cKm持
されているため、ノードAKおける亀圧すなわち遅延回
路2の出力、電圧が、電源電圧■ccよりもMo8FE
TQ、のスレヴシ冒−ルド電圧vth分だけ低くなって
しまう。そのため、従来の遅延回路では電源電圧の変動
をまともに受け、しかもノードAの電圧が電源電圧より
も一段低いため相対的な電圧変動量が大きくなってしま
い、これkよって1次段のインバータ1bを構成するM
o8FETQ、−をオン、オフする信号の立上がり時間
が電源電圧の変動に左右されてしまう。すなわち、この
遅延回路2における遅延時間の電源依存性が大きくなる
とともに、ノードAの電圧が低いため次段のインバータ
1bのMo8FETQ、′の相互コノダクタンスf1h
nも低下するという問題点があった。
ータ1aの出力端子部4aに接続されている111図に
示すような従来の遅延回路2にあっては、抵抗としての
MO8FETQsのゲート電圧が電源電圧V、cKm持
されているため、ノードAKおける亀圧すなわち遅延回
路2の出力、電圧が、電源電圧■ccよりもMo8FE
TQ、のスレヴシ冒−ルド電圧vth分だけ低くなって
しまう。そのため、従来の遅延回路では電源電圧の変動
をまともに受け、しかもノードAの電圧が電源電圧より
も一段低いため相対的な電圧変動量が大きくなってしま
い、これkよって1次段のインバータ1bを構成するM
o8FETQ、−をオン、オフする信号の立上がり時間
が電源電圧の変動に左右されてしまう。すなわち、この
遅延回路2における遅延時間の電源依存性が大きくなる
とともに、ノードAの電圧が低いため次段のインバータ
1bのMo8FETQ、′の相互コノダクタンスf1h
nも低下するという問題点があった。
この発明は上記のような問題点に鑑みてなされたもので
、信号遅延用のMOSFETのゲート電圧を電源電圧か
らでなく、前段のインバータのプートストラップ回路の
出力電圧より供給するように構成するととKよって、遅
延回路の出力電圧を電源電圧レベルまで引き上げ、これ
によって遅延時間の電源依存性を小さくシ、上記問題点
を解決することを目的とする。
、信号遅延用のMOSFETのゲート電圧を電源電圧か
らでなく、前段のインバータのプートストラップ回路の
出力電圧より供給するように構成するととKよって、遅
延回路の出力電圧を電源電圧レベルまで引き上げ、これ
によって遅延時間の電源依存性を小さくシ、上記問題点
を解決することを目的とする。
以下wJlfIに基づいてこの発明を説明する。812
図は本発明の一実施例を示すもので、インバータ1aK
は必要な遅延時間を得るための遅延回路2が接続され、
この遅延回路2に入力回路としてインバータ1bが接続
されている。インバータ1aKはMo8FETQ、とM
O8キャパシタQ、とかうなるプートストラップ回路3
が付加されている。そしてこの夷−例では、上記プート
ストラップ回l!l13の出力端子部Bに、信号遅延用
のM08Fgi’Q、のゲート端子が接続されており、
Mo8FETQ、のゲート電圧をニブ−トストラップ回
路3によりブーストされている。
図は本発明の一実施例を示すもので、インバータ1aK
は必要な遅延時間を得るための遅延回路2が接続され、
この遅延回路2に入力回路としてインバータ1bが接続
されている。インバータ1aKはMo8FETQ、とM
O8キャパシタQ、とかうなるプートストラップ回路3
が付加されている。そしてこの夷−例では、上記プート
ストラップ回l!l13の出力端子部Bに、信号遅延用
のM08Fgi’Q、のゲート端子が接続されており、
Mo8FETQ、のゲート電圧をニブ−トストラップ回
路3によりブーストされている。
従って、この回路では、インバータlaの出力電圧がプ
ートストラップ回路3により電源電圧vccまで引き上
げられるとともに、ノードAの電圧すなわち遷延回路2
の出力電圧も、上記プートストラップ回路3がMo8F
ETQ、のゲート電比なブーストしているため、電源電
圧vccまで到達するようになる。そして、ノードAの
電圧がvccまで高くなると、電源電圧の変動によるノ
ードAの電圧の相対的な変動量(変動率)は、電圧が低
かった場合に比べて小さくなり、遅延回路2における遅
延時間が電源電圧の変動に左右されにくくなる。すなわ
ち、遅延時間の電源依存性が少な(なるのである。
ートストラップ回路3により電源電圧vccまで引き上
げられるとともに、ノードAの電圧すなわち遷延回路2
の出力電圧も、上記プートストラップ回路3がMo8F
ETQ、のゲート電比なブーストしているため、電源電
圧vccまで到達するようになる。そして、ノードAの
電圧がvccまで高くなると、電源電圧の変動によるノ
ードAの電圧の相対的な変動量(変動率)は、電圧が低
かった場合に比べて小さくなり、遅延回路2における遅
延時間が電源電圧の変動に左右されにくくなる。すなわ
ち、遅延時間の電源依存性が少な(なるのである。
なお、上記実施例では入力回路として遅延回路2の後段
にイ、ンバータ1bを接続して1例えばり/グオシレー
タの一部を構成できるようKしであるが、遅延回路2の
出力側には、何らかの遅延信tを必要とする他の入力回
路なlI続することも勿論可能である。また、実施例の
遅延回路2においては、Mo8FETQ、にMOSキャ
パシタQ。
にイ、ンバータ1bを接続して1例えばり/グオシレー
タの一部を構成できるようKしであるが、遅延回路2の
出力側には、何らかの遅延信tを必要とする他の入力回
路なlI続することも勿論可能である。また、実施例の
遅延回路2においては、Mo8FETQ、にMOSキャ
パシタQ。
な接続しであるが、このMO8キャパシタQ、は必ずし
も必要なものではなく、MO8IC内に存在する浮遊容
量をMO8キャパシタQ、の代わりとして棟―的に利用
して、MO8キャパシタQsを省略するようにしてもよ
い。
も必要なものではなく、MO8IC内に存在する浮遊容
量をMO8キャパシタQ、の代わりとして棟―的に利用
して、MO8キャパシタQsを省略するようにしてもよ
い。
以上説明したごとくこの発明に係る遅延回路は。
信号遅延用のMOSFETのゲート電圧をMO8イ/イ
ンバータートストラップ回路の出力電圧によりブースト
し、遅延回路の出力電圧を電源電圧レベルまで引き上げ
るようにしたので、遅延時間の電源依存性な少なくする
ことができるとともに。
ンバータートストラップ回路の出力電圧によりブースト
し、遅延回路の出力電圧を電源電圧レベルまで引き上げ
るようにしたので、遅延時間の電源依存性な少なくする
ことができるとともに。
次段に入力回路としてMO8インバータな接続した場合
には、遅延回路の出力電圧が高いため駆動用MO8FI
ilTのゲート電圧が高くなりで相互コンダクタ7ス1
mも向上するという効果を奏する。
には、遅延回路の出力電圧が高いため駆動用MO8FI
ilTのゲート電圧が高くなりで相互コンダクタ7ス1
mも向上するという効果を奏する。
11111mの簡単な説明
第1図はMOSFETを用いた従来の遅延回路の一例を
示す回路図、第2図は本発明に係る遅延回路の一実施例
を示す回路図である。
示す回路図、第2図は本発明に係る遅延回路の一実施例
を示す回路図である。
la・・・MO8インバータ、1b・・・入力回路(M
08イ7パータ)、2・・・遅延回路、3・・・ブート
ストラップ回路、Qs・・・信号遅延用MO8Fhi’
l’。
08イ7パータ)、2・・・遅延回路、3・・・ブート
ストラップ回路、Qs・・・信号遅延用MO8Fhi’
l’。
代理人 弁理士 薄 1)利 幸 ′−;
’i、)=f、ノ
Claims (1)
- (1) プートストラップ回路付きのMO8インバー
タと、これka!統された信号遅延用のMO8FFtT
とにより構成され、i1段の入力回路に遅延信号を送出
する遅延回路において、上記MO8FETのゲート−圧
を上記MO8インバータのプートストラップ回路の出力
電圧より供給するように構成したことを特徴とする遅延
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57038023A JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57038023A JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58156226A true JPS58156226A (ja) | 1983-09-17 |
Family
ID=12513971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57038023A Pending JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58156226A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
WO1998012812A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Verzögerungsstufe mit steilen flanken |
-
1982
- 1982-03-12 JP JP57038023A patent/JPS58156226A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
WO1998012812A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Verzögerungsstufe mit steilen flanken |
CN1114268C (zh) * | 1996-09-18 | 2003-07-09 | 西门子公司 | 具有陡峭边沿的延迟级 |
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