JPS58147149A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路の製造方法に関し、詳しくはペ
ース領域へのエミッタ領域もしくはコレクタ領域の形成
工程を改良したバイポーラ製半導体集積回路の製造方法
に係る。

〔発明の技術的背景とその問題点〕

近年半導体集積回路の進歩は著しく、この中で微細加、
工技術、イオン注入技術、ドーライエッチング技術、酸
化膜分離技術等がこれに大きく寄与しているが、特にノ
クイＩ−ラ型集積回路においては、高集積度、高速度化
をはかるのＫ、酸化膜分離技術（たとえば場込み選択酸
化法・・リセスオキサイド法）は、必要ぺからざる技術
であり、バイポーラ集積回路の中でＩ２Ｌ、ＥＣ，Ｌに
とって寸法の縮少化寄生容量の低減化をはかる為に最近
便用されつつある。

上述した駿化膜分離技術九とえは選択酸化法には、利点
ばかりでなく欠点も存在する。ＫＩＤち、一つにはホワ
イ）　ＩＪメンといわれる選択酸化時に発生するオキシ
ナイトライド膜（文献Ｊ、Ｅ、Ｃ。

Ｓ、　１９７６　Ｖｏｊ１２３Ｊ７　ＰＰ、１１１７　
Ｅ、Ｋｏｏｔ　）によるＭＯＢ型集積回路におけるｒ−
ト酸化膜の耐圧不良が挙げられる。二つには選択酸化時
にパーｒｌ：’　　ｌ直下にディスロケーションや０８
Ｆ（０ｘｉｄａｔｉｏｎ　１ｎｄｕｃｅｄ　Ｓｔａｃｋ
ｉｎｇ　Ｆａｕｌｌｓ　）によるエミッタの異常拡散１
選択酸化時におけるリンのパイルアｙ　ｆ　Ｋよるコレ
クターエミッタ間の耐圧不良等などで歩留り低下が１！
測され、高集積度化がすすめばこの傾向はますます拳着
になってくる。従来よりＥＣＬ、　Ｉ２Ｌ　ＩＩ　Ｋ酸
化膜分離技術を最適にっかうＫは、ペース及びエミッタ
開口時にフィールドの厚い酸化膜をマスクとして使用す
るのが一般的であり、かっＥＣＬを考えた場合、高性能
イヒをはかるために、ペース、エミッタの拡散深さは、
通常の本のに比較して浅くなり（たとえばエミッタのｘ
ｊ＝０．１．０．２ｚｊｍ）。

トランジスタの寸法も微細化しなければならない。この
場合エミ、り開口時にペースちかくのフィールド酸化膜
がオーバーエツチングされコレクタ取出ミ、り関の耐圧
不良が発生しゃすい。

かかる工ｉ、ターコレクタ間の耐圧不良を第１図〜Ｊｉ
Ｉｎ図図示の従来のＥＣＬの基本トランジスタ構造を参
照して説明する・図中の１はｐ型シリコン基板であり、
この基板１表面には選択的にｎ＋ｍ埋込み層２が設けら
れている。この基板１表面゛にはフィールド酸化膜４に
より分離された２つの奥部Ｊａ　、Ｊｂからなる素子形
成領域を有するｕ蓋エピタキシャル層３が設けられてい
る。このエピタキシャル層３の一方の奥部Ｊａ［け平行
する２＃１面が前記フィールド酸化膜４に接触するよう
Ｋ　ｐ　ＩＩの内部ペース領域５が選択的に設けられ、
かつこれらペース領域５の両側の奥部３ａにはｐ＋型の
外部ペース領域５’　、　５’が設けられている。また
、前記内部ペース領域５内にはｎ＋＋型のエミッタ領域
６がその平行する２何面が前記フィールド酸化Ｍ４ＫＭ
Ｉ触するように般けられている◎更に、前記エピタキシ
ャル層３の他方の奥部３ｂには口１型埋込み層２と連結
するｄｅｅｐ　ｎ＋層７が設けられ、このｎ＋層ＩＫは
ｎ＋＋型のコレクタ取出し領域８が設けられている。そ
して、エミッタ領域６及びコレクタ取出し領域８に対応
する部分が開口した熱酸化膜９が設けられ、かつ該熱酸
化膜９上にはその開口部を介して前記エミッタ領域６．
コレクタ取出し領域８に夫々接触する砒素ドープ多結晶
シリコーすノやターン１０ｍ、１０ｂが選択的に投砂ら
れている。更に、全面にＣＶＤ−８１０２膜１１が被覆
されており、がっこの５ｔＯ２膜１１上にはコンタクト
ホール１２・・・を介して前記外部ペース領域Ｓ／　、
　Ｓ／、砒素ドーグ多結晶シリコンノ譬夕〜ン１ｏ１１
１ｏｂと接続したペース。

エミッタ、コレクタのＡ！電極１３，１４．１６が設け
られている。

上述した第１図〜第３図図示のＥＣＬの製造においては
、外部ペース領域５／　、　５／を形成するには薄い熱
酸化！１ｉ（５ｏｏ　〜ｘｏｏｏＸ）ｆ：通り、、−ｃ
ｚロン勢をイオン注入する方法が採用され、その後該熱
酸化膜にエミ、りとコレクタの開口部を形成するのが一
般的である。この場合、エミッタの開口マスクとフィー
ルド酸化膜との間に余裕をとれば何んら問題はないが、
高性能化を図りたい場合には、第２図に示す如くフィー
ルド酸化膜４を一部マスクとしてエミッタの開口部を形
成しなければならない。つまり、平行する２＠面がフィ
ールド酸化膜４に接触するようにエミ、り領域６を形成
するには、上記の如くフィールド酸化膜４・を一部マス
クとしてエミッタの開口を行なわなければならない。し
かしながら、このようなエミ、りの開口を行−なうと、
第４図に示す如く、フィールド酸化膜４のＡ部分がエツ
チングされて後退し、エミッタ領域６の形成後において
Ｂ部分で実質的にペース幅が狭くなり、コレクターエミ
ッタ間の耐圧不良が発生し易くなる。しかも、ペース領
域上に熱酸化膜を形成する際、ｄａ＠ｐ　ｎ＋層７上に
は該ペース領域上のそれよりも厚く形成されるため、エ
ミッタの開口のときに、フィールド酸化膜４のＡ部分で
のエツチングがより大きくなル、前記コレクターエミ、
りの耐圧不良がより顕著となる。

このようなことから、ペース領域上及びｄ・り一層上に
極めて薄い酸化膜を形成して、エミッタの開口時におけ
るフィールド酸化膜のエツチングを防止する方法が考え
られる。しかしながら、薄い酸化膜を形成すると、工ｉ
、り開口部を含む該酸化膜周辺にエミ、り等の拡散源と
なる砒素ドーゾ多結晶シリコン・母ターン１０ｈを形成
し、熱処理して砒素を内部ペース領域５内に拡散させる
場合、該酸化膜が薄いために、砒素の通過勢が起こり、
核酸化膜の劣化を招く。しかも、エミッタ電極を構成す
る多結晶シリコンノ量ターン１　ｏ　ａ　ト内ｓヘース
領域ｓの間に極めて薄い酸化膜が介在されることになる
ため、エミッターペース間の寄生容量の増大を招く０ 〔発明の目的〕 本発明は眉間絶縁膜の膜質劣化及びエミ、奔ペース間の
寄生容量の増大を招くことなくコレクタ−エミ、り間の
耐圧を改善したバイポーラ型の半導体集積回路の製造方
法を提供しようとするものである。

〔発明の概要〕

本発明は半導体層上に酸化膜を形成し、この酸化膜を通
して該半導体層にペース領域を形成した後、該酸化膜上
にそれよりエツチング速度が大きいか、もしくは選択エ
ツチング性を有する厚い絶縁膜を形成することによって
、眉間絶縁膜の膜質劣化やエミッタ（もしくはコレクタ
）−ペース間の寄生容量の増大を招くことなく、前記酸
化膜の膜厚を極薄化することを可能とし、ひいてはその
後のエミッタ開口に際して極薄の酸化膜のエツチングに
より開口を形成でき、フィールド酸化膜のオーバーエツ
チングを防止できる。その結果、ペース幅の狭小化の防
止によるコレクターエミッタ間の耐圧不良を抑制したバ
イポーラ型半導体集積回路を得ることができる。

上記酸化膜よりエツチング速度の大きい絶縁膜としては
、例えばＣＶＤ　−ｓｔｏ□膜等を挙げることができる
。酸化膜に対して選択エツチング性を有する絶縁膜とし
ては、例えばシリコン窒化膜、アルｉす膜等を挙げるこ
とができる。

〔発明の実施例〕

次に１本発明をＥＣＬに用いられるｎｐｔ＋　１！バイ
ポーラトランジスタの製造に適用した例について図面を
参照して観明する。

実施例 （１）　　まず、ｐ型シリコン基板２１　Ｋ　Ａｍを選
択拡散してｎ埋込み層２２を形成し、膜厚の薄いｎ型エ
ピタキシャル層２３を気相成長させた後、選択酸化して
ｐ型シリコン基板２１にまで達するフィールド酸化膜２
４を形成した。これＫよりｎ型エピタキシャル層２３が
電気的に分離され２つの高部２３＊、２３ｂからなる素
子領域が形成された。つづいて、高部２　、？　ｂに選
択的Ｋｎ型不純物、例えば砒素をイオン注入してｎ＋埋
込み層２２まで達するｄｅｅｐ　ｎ＋層２５を形成した
。ひきつづき熱酸化処理を施して島部２３ａの一型エビ
タキシャル層２３表面に厚さＺｏｏ又の薄い酸化膜２＃
、ｄ・すｎ＋層２５表面に厚さｘｓｏ、ｌｏ薄い酸化膜
２６′を夫々成長させた〇その後、島ｓ２３＆に酸化膜
２６を通して♂ロンを選択的にイオン注入し、活性化し
て浅いＰ−１１内部ベース領域２７を形成し、更に該内
部ベース領、域２１０両備にがロンを選択的にイオン注
入し、活性化してｐ”１Ｍ外部ペース領域２１１，２１
１を形成した（第５図（龜）図示）。

（１０次いで、全面Ｋ例えば厚さ２０００ＸのＣＶＤ　
５ｉｎ２膜２９を堆積した（第５図（ｂ）図示）。

なお、このＣＶＩ）−８ｉｎ２膜２９は弗酸系のエッチ
ャントによるエツチングレートが酸化膜２６．２６’Ｋ
Ｎして数倍から数十倍速い。

帥　次いｆ、ＣＶＤ−８ｔｏ２膜２膜上９上外部ペース
領域２１１，２１３及び内部ペースｆｌＡ＊２７の配列
方向と平行する２つの内部ペース領域２７側面とフィー
ルド酸化膜２４の境界を含む内部ペース領域２７の一部
、並びにｄｅ＠ｐ　ｍ　　層２５の側面とフィールド酸
化膜２゛４の境界を含む”ｄ・・ｐｎ＋層２５部分が開
口されたレノス；・ｉ４ターン（図示せず）を形成し、
このレジスト・ｆターン及びフィールド酸化膜２４をマ
スクとして弗酸系（Ｄ　：１−　ｙ　ｆ　ヤ７１’によ
りＣＶＤ−８１０２ｊｉ　２９及び薄い酸化Ｈ２６，２
６’を選択的にエツチングして、内部ペース領域２７の
一部及びｄ・すｎ＋層２５部分に開口部３０．３０’を
夫々形成した。

このエツチング工程において、ＣＶＤ−８１０２［２９
は酸化膜ｊ！　６　、２６’よりエツチングレートが大
金いため、速やかにエツチングされ、更にその下の酸化
膜２６．２６’Ｃ％に２６）は１００Ｋと薄いため、露
出した内部ペース領域２７の境り付近のフィールド酸化
膜２４はほとんどエツチングされなかった。ひきつづき
、レノストノナターンを除去した後全面にＡＭ　Ｐ−グ
多結晶シリコン膜（図示せず）を堆積し、・母ターニン
グして開口部ｓ　ｏ　、　ｓ、、ｏ′＞含むＣＶＤ−８
１０２ｇ　２９　ＩＩ辺ＫＡｍドー！多結晶シリコンノ
４ターン、１１．３１’を形成した（第５図（ｃ）図示
）。

４１７１　　次いで、全面に厚いＣＶＤ膜３膜管２積し
たｆ　ＰＯ（Ｊ、雰囲気中で熱処理して、リンｒアタを
行なうと共に、Ａ−ドーグ多結晶シリコン・々ターフ３
１．３１’からＡ−を夫々開口部ｓ　ｏ　、　ｓ　ｏ’
を通してｐＩｌ内部ベース領域２７、ｄ＠＠ｐ　ｙｓ＋
層２５に拡散してｎ＋＋型のエミッタ領域３３、ｎ　型
のコレクタ取出し領域３４を形成した（第５図（ｄ）図
示）。ツづいて、ＣＶＤ膜３膜管２ＶＤ−８ｉｎ２膜２
＃及び酸化膜２６　、２６’を選択的にエツチングして
コンタクトホール３５・・・ヲ形成した稜、ＡＭ膜の蒸
着、ツタターニングによりコンタクトホール３５を介し
て外１１−ス領域２８．２ｇ、Ａ−ドーグ多結晶シリコ
ン／４４−ン３１，３ムト接続したペース、工き、夕、
コレクタのＡｊ電極３６　、３７　、３８を形成してｎ
ｐｎ型パイＩ−ラＩＣを製造した（第５図（・）及び第
６図図示）。なお、第６図は第５図（ｅ）の■−Ｗ線に
沿う断面図である。

しかして、本発明方法によれば極薄の酸化膜２６を通し
て内部ペース置載２７．外部ベース領域２１１．２１を
形成した後、酸化膜２６に比−べてエツチングレートの
大きい厚いＣＶＤ−８ｉＯ□膜２９を堆積し、これらＣ
ＶＤ−８１０２＠　２９及び酸化膜２６をレノスト・臂
ターン及びフィールド酸化膜２４をマスクとして選択エ
ツチングして工ｉ、夕の開口部３０を形成するため、内
部ペース領域２１境界付近の露出するフィールド酸化膜
２４は極薄の酸化膜２６の工、チング時にエツチングさ
れるだけで、該フィールド酸化膜２４０オーバーエ、チ
ングを防止できる。その結５１４、Ａｓドーグ多結晶シ
リコンパターン３１を拡散源としてエミ、り領域３３を
形成した後において、フィールド酸化膜２４境界付近の
砿−ス巾が狭小化されるのを阻止でき、ひいてはコレク
タ取出ミ、り関の耐圧不良を防止できる。

また、前記Ａｓドープ多結晶シリコン・母ターフ３１を
拡散源としてエミッタ領域３３を形成する際、該、ｏｐ
−ン５３Ｖｉａ化膜２６とＣＶＤ−８ｉ０２膜２９の２
層膜部分に延在しているため、ＡｓＯ通過が阻止され良
好な絶縁性を保持できる。

しかも、エミ、り電極の一部を構成するＡ−ド−：ｌ’
多結Ｊ＆シリコンツタターン、ｔｌ、！：内部ペース領
域２７０関には酸化膜２６と厚いＣＶＤ−８１０２膜２
９の２層膜が介在されるため、工き、ターベース間の寄
生容量の増大を防止できる。

なお、上記実施例ではコンタクトホール９５・・・を開
孔する際、Ａｓドー！多結晶シリコン、９ターン、？　
１　、　、？　１’のコンタクトホールＪ　５　、．９
５はＣＶＤ膜３４のエツチングのみで形成されるのに対
し、外１ｓベース領斌２８．２８のコンタク）＊−ル３
５　、３５はＣＶＤ膜３４、ＣｖＤ−８１ｏ２膜２９及
び酸化膜２σのエツチングにより形成されるため、前者
のコンタクトホール、’ｉ５，３５の開口面積の増大化
を招く。こうしたコンタクトホールの開口面積の増大化
を防止するには、第７図に示す如く、エミッタ領域３３
及びコレクタ取出し領域３４を形成後、Ａ−ドーゾ多結
晶シリコンノ９ターン３１．３１’をマスクトシてＣＶ
Ｄ−８１０２膜２９及び酸化膜２６を工、チンク除去す
れば、コンタクトホールの開孔箇所は全てＣＶＤ膜のみ
となり、前述した問題を回避できる。

ま九、本発明は上記実施例の如（ｎｐｎ型パ型パイプＩ
Ｃの製造のみに限らす　１２Ｌ等に本同様に適用できる
。

〔発明の効果〕

以上詳述した如く、本発明によれば層間絶縁膜の膜質劣
化やエミッターペース間の寄生容量の増大を招くことな
くコレクターエミッタ間の耐圧を向上でき、ひいては高
信頼性のノヤイポーラ型半導体集積回路を高歩留りで製
造できる等顕著な効果を有する。

【図面の簡単な説明】

第１図は従来のＥＣＬを示す平面図、第２図は第１図の
Ｍ−ｎ１ＭＫ沿う断面図、第３図は第１図の四−画線に
沿う断面図、第４図は従来のＥＣＬの問題点を糾明する
ための断面図、第５図（ａ）〜（・）は本発明の実施例
におけるＥＣＬに用いられるｎｐｎ型バイポーラトラン
ジスタの製造工程を示す断面図、第６図は第５図（・）
のＭ　−ｗｓＫ沿う断面図、第７図は本発明の他の実施
例を示すｎｐｎ型バイポーラトランジスタの−工薯ヲ示
す断面図である。 ２ノ・・・ｐｍｌｌシリコン基板、２２・・・ｎ　壌込
み層、２３・・・１１ｍエピタキシャル層、２３％。 ｊ　Ｊ　ｂ・・・鼻部、２４・・・フィールド酸化膜、
２６゜２６′・・・酸化膜、２７・・・ｐｍ！内部ペー
ス領域、２７ｉ　−・−ｐ＋型外部ヘース領域、ｊ　９
−ＣＶＤ−８１０□膜、ｓｏ、ｓｏ’・・・開口部、３
１．３１’・・・Ａｓドブ多結晶シリコンノ９ターン、
３３・・・ｎ　型エミ、り領域、３４・・・ｎ＋＋型コ
レクタ取出し領域、３６〜３８・・・Ａｊ電極。 出願人代理人　　弁理士　鈴　江　武　彦第１図 ２゛５図 ゛　　６　？・４ ３ ′？　７　図

Claims (1)

1. 【特許請求の範囲】 フィールド酸化膜によシ分離きれた２つの島“部からな
   る素子形成領域を有する第１導電蓋半導体層と、この半
   導体層の一方の高部表面に設けられた第２導電警半導体
   領域と、この半導体領域に略平行する２側面が前記フィ
   ールド酸化膜に接するように般けられた高濃度の第１導
   電型牛導体領域とを備えた半導体集積回路の製造におい
   て、前記半導体層の島部表面に薄い酸化膜を形成した後
   、この酸化膜を通して一方の高部に第２導電型の不純物
   を４オン注入して第２導電型半導体領域を形成する工程
   と、少なくとも前記薄い酸化膜上に該酸化膜よりエツチ
   ング速度が大暑いか、もしくは選択エツチング性を有す
   る厚い絶縁膜を形成する工程と、前記半導体領域上の厚
   い絶縁膜と薄い酸化膜の一部を該領域の略平行する２側
   面と接するフィールド酸化膜部分をも含めて露出するよ
   うに選択的に除去して開孔部を形成する工程と、この開
   孔部を通して前記半導体領域に第１導電型の不純物をド
   ーピングして高濃度の第１導電型半導体領域を形成する
   工程とを具備したことを特徴とする半導体集積回路の製
   造方法。 （２）　　薄い酸化膜と厚い絶縁膜の積層膜に形成し良
   問孔部を通して第２導電型半導体領域に第１導電蓋の不
   純物をドーピングする工程を、前記開孔部を含む厚い絶
   縁膜上に堆積した高濃度の第１導電型不純物を含む多結
   晶シリコン層を拡散源としてドーピングすることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路の製
   造方法。 （３）　　第１導電型の半導体層がｎ型エピタキシャル
   層で、第２導電型の半導体領域がｐ型ベース領域で、か
   つ高濃度不純物ｒ−デ多結晶シリコン層からの拡散によ
   り形成された高濃度の第１導電型半導体領域がｎ＋型エ
   ミッタ領域もしくはコレクタ領−域であることを特徴と
   する特許請求の範囲第２項記載の半導体集積回路の製造
   方法。