JPS5814528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5814528A JPS5814528A JP56111890A JP11189081A JPS5814528A JP S5814528 A JPS5814528 A JP S5814528A JP 56111890 A JP56111890 A JP 56111890A JP 11189081 A JP11189081 A JP 11189081A JP S5814528 A JPS5814528 A JP S5814528A
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- Japan
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- monocrystal
- pd2si
- pdsi
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は金属ソリサイド単結晶層を市んで形成畜れる高
速または耐放射線性の半導体装置の製造方法に関する。
速または耐放射線性の半導体装置の製造方法に関する。
従来、バイポーラトランジスターの高速化を計ゐために
コレクター領域の下部KJI没層という形で高11&不
純物領域を形成し、コレクター抵抗を下げていえ。この
埋没層の不純物濃−は、能動領域への不純物の再分布等
の問題の丸めにおのずと限界がToシ、1020810
m8/d l1ff、m抗scq数m0菌のオーダーで
ある。また、埋没層のシート抵抗を下げるために層の厚
さを増大させる方法においても、付随して起る横方向へ
の拡散の増大によシ、パターン微細化への障害等が発生
する。
コレクター領域の下部KJI没層という形で高11&不
純物領域を形成し、コレクター抵抗を下げていえ。この
埋没層の不純物濃−は、能動領域への不純物の再分布等
の問題の丸めにおのずと限界がToシ、1020810
m8/d l1ff、m抗scq数m0菌のオーダーで
ある。また、埋没層のシート抵抗を下げるために層の厚
さを増大させる方法においても、付随して起る横方向へ
の拡散の増大によシ、パターン微細化への障害等が発生
する。
本発明は成る種の金属シリサイドがシリコン単結晶基板
上にエビータキクヤルに形成出来、更にその上にシリコ
ンのエピタキシャル層が形成出来ることを利用し、前記
の高濃度不純物の埋没層の代シに低抵抗の金属レリサイ
ド濶没層を使い、埋没層の厚さを厚くせすに高速なバイ
ポーラトランジスターを形成し、または、前記の金属ク
リサイド層とシリコンエピタキクヤル層の二重層構造を
用い、MOB集積回路を形成し、金属クリサイド層が放
射線によって生じた電子または正孔を吸収する性質を利
用し、放射#によるソフトエラーのないMO8集積回路
を形成しようとするものである。
上にエビータキクヤルに形成出来、更にその上にシリコ
ンのエピタキシャル層が形成出来ることを利用し、前記
の高濃度不純物の埋没層の代シに低抵抗の金属レリサイ
ド濶没層を使い、埋没層の厚さを厚くせすに高速なバイ
ポーラトランジスターを形成し、または、前記の金属ク
リサイド層とシリコンエピタキクヤル層の二重層構造を
用い、MOB集積回路を形成し、金属クリサイド層が放
射線によって生じた電子または正孔を吸収する性質を利
用し、放射#によるソフトエラーのないMO8集積回路
を形成しようとするものである。
次に第1図+り〜(e)に従って一実施例を説明する。
まず、主面方向が(111)であるP型、1oci程贋
のシリコン単結晶基板1.を熱酸化し、厚さ約0.5μ
m8にのクリコン酸化膜2を形成し、7オトエ、チング
法によりシリコン酸化膜に拡散用の窓開けを行なう(第
1図(a))。次にアンチモンガラス膜3を全面に被着
し、1200’lO〜1250 ”0にて熱処理を行な
い、約1μmli度の深さの高濃度不純物拡散層4を形
成する(#!1rEJ(bυ。次にアンチモンガラス層
を工、テングで除去した後、全面ニ約5oooA程置の
厚さのパラジウム膜5を真空蒸着法等によシ被着し、フ
ォトエツチング法によ〉高濃度不純物拡散層の上の一部
のみを残してパターンニングする(第1図1CD。次に
不活性雰囲気中で約500℃の熱処理を10〜30分間
行ない、パラジウムのクリサイド化反応を起させる。こ
の時形成されるクリサイドはPd* S lである。更
に同様な熱処理を約750 ℃で2時間程度行なうこと
により Pd雪Si #1pcls l K変化し、同
時K PdS lはシリコン単結晶基板に対してエビタ
キクヤルに形成され、単結晶のパラジウムクリサイド層
6が形成される(第1図(d))。次に7リコン上の酸
化膜を工、チングにより除去した後、ノリコンエピタキ
シャル成長炉に入れ、まず、炉内へ水素を約301/分
の割合で流しながら約1000℃で10分間程保持する
。次に温度を約950℃まで下げ、モノ7ランC8I&
)をl−含んだ水素を約51/分の割合で炉内へ流すこ
とによってシリコンのエビタキ7ヤル戒長層7を得る(
81図(e))。この時前記水素K I PPm @f
o y’ # スフィン(PHs )を含ませることに
よ〕約Q、 5 nts@匪の抵抗率、を待ったn型シ
リコン層が得られ、成長速度は約0.2μm/分程駅で
ある。
のシリコン単結晶基板1.を熱酸化し、厚さ約0.5μ
m8にのクリコン酸化膜2を形成し、7オトエ、チング
法によりシリコン酸化膜に拡散用の窓開けを行なう(第
1図(a))。次にアンチモンガラス膜3を全面に被着
し、1200’lO〜1250 ”0にて熱処理を行な
い、約1μmli度の深さの高濃度不純物拡散層4を形
成する(#!1rEJ(bυ。次にアンチモンガラス層
を工、テングで除去した後、全面ニ約5oooA程置の
厚さのパラジウム膜5を真空蒸着法等によシ被着し、フ
ォトエツチング法によ〉高濃度不純物拡散層の上の一部
のみを残してパターンニングする(第1図1CD。次に
不活性雰囲気中で約500℃の熱処理を10〜30分間
行ない、パラジウムのクリサイド化反応を起させる。こ
の時形成されるクリサイドはPd* S lである。更
に同様な熱処理を約750 ℃で2時間程度行なうこと
により Pd雪Si #1pcls l K変化し、同
時K PdS lはシリコン単結晶基板に対してエビタ
キクヤルに形成され、単結晶のパラジウムクリサイド層
6が形成される(第1図(d))。次に7リコン上の酸
化膜を工、チングにより除去した後、ノリコンエピタキ
シャル成長炉に入れ、まず、炉内へ水素を約301/分
の割合で流しながら約1000℃で10分間程保持する
。次に温度を約950℃まで下げ、モノ7ランC8I&
)をl−含んだ水素を約51/分の割合で炉内へ流すこ
とによってシリコンのエビタキ7ヤル戒長層7を得る(
81図(e))。この時前記水素K I PPm @f
o y’ # スフィン(PHs )を含ませることに
よ〕約Q、 5 nts@匪の抵抗率、を待ったn型シ
リコン層が得られ、成長速度は約0.2μm/分程駅で
ある。
以上のようKして下部にパラジウム7リナイドの壌没層
を持ったシリコンエビタキクヤル層を形成し、その上に
通常の方法でバイポーラトランジスタを形成すれば、パ
ラジウム7リナイドの抵抗率が数百μ0cILで、通常
のn“埋役量の1710.ii!縦である九めに大巾な
高速化が計れる。
を持ったシリコンエビタキクヤル層を形成し、その上に
通常の方法でバイポーラトランジスタを形成すれば、パ
ラジウム7リナイドの抵抗率が数百μ0cILで、通常
のn“埋役量の1710.ii!縦である九めに大巾な
高速化が計れる。
なお、前記実施例では基板とのアイソレーク。
ンを高め、耐圧を高めるために、パラジウムシリナイド
層を高濃度不純物拡散層の上に形成したが、場合により
てはこの高濃度不純物拡散層を省略し、パラジウムクリ
サイド層をシリコン基板上に直接形成してもアイソレー
アwンは可能である。
層を高濃度不純物拡散層の上に形成したが、場合により
てはこの高濃度不純物拡散層を省略し、パラジウムクリ
サイド層をシリコン基板上に直接形成してもアイソレー
アwンは可能である。
他の実施例としては、前記の実絢例で説明した方法と基
本的には同様な方法によってシリコン基板上に金属シリ
サイドの単結晶層を形成し、更にその上にシリコンのエ
ピタキシャル層を成長すせ、その上に通常の方法によ、
うて、第2図のように、たとえばMO8ダイナミ、りR
AMを形成し、金属クリサイドのもう−?の特徴、即ち
金属シリサイド層が放射線によって生じた電子または正
孔を徴収するという性質を利用し、放射laKよるソフ
トエラーが起ら、ないMOSダイナ建ツクックRAM提
供することが可能である。
本的には同様な方法によってシリコン基板上に金属シリ
サイドの単結晶層を形成し、更にその上にシリコンのエ
ピタキシャル層を成長すせ、その上に通常の方法によ、
うて、第2図のように、たとえばMO8ダイナミ、りR
AMを形成し、金属クリサイドのもう−?の特徴、即ち
金属シリサイド層が放射線によって生じた電子または正
孔を徴収するという性質を利用し、放射laKよるソフ
トエラーが起ら、ないMOSダイナ建ツクックRAM提
供することが可能である。
以上のように本発明によればクリコン基板上に金属シリ
サイドの単結晶層とシリコンのエピタキシャル層が形成
されるので、その上にバイポーラトランジスタを形成す
れば、金属クリサイドの低抵抗のためK、)ランジスタ
の高速化が計れる。
サイドの単結晶層とシリコンのエピタキシャル層が形成
されるので、その上にバイポーラトランジスタを形成す
れば、金属クリサイドの低抵抗のためK、)ランジスタ
の高速化が計れる。
また、1前記クリコン工ピタキシヤル層KMO5ダイナ
オ、りRAM等(2)MO8集積回路を形成すれば、金
属クリサイド層が放射線によって生じた電子または正孔
を徴収するために放射線によるソフトエラーのないMO
8集積回路が形成される。
オ、りRAM等(2)MO8集積回路を形成すれば、金
属クリサイド層が放射線によって生じた電子または正孔
を徴収するために放射線によるソフトエラーのないMO
8集積回路が形成される。
tIEIIlIは本発明の1実施例を、tた、謳2図は
他O1!輪例を説明する図である。 1はシリコン単結晶基I[,2はクリコン酸化膜。 3はアンチモンガラス膜、4は高濃度不純物拡散層、5
はパラジウム膜、6はバッジ、?ムシリサイド層、7は
シリコンエピタキクヤル層、8はポリクリコン、9はキ
ャパクター、1oはワードライン、11はビットライン
である。
他O1!輪例を説明する図である。 1はシリコン単結晶基I[,2はクリコン酸化膜。 3はアンチモンガラス膜、4は高濃度不純物拡散層、5
はパラジウム膜、6はバッジ、?ムシリサイド層、7は
シリコンエピタキクヤル層、8はポリクリコン、9はキ
ャパクター、1oはワードライン、11はビットライン
である。
Claims (1)
- 【特許請求の範囲】 (l l クリコン単結晶基板上に金属クリサイド単
結晶層を形成し、更にその上にシリコンエピタキ7ヤル
層を形成して成ることを特徴とする半導体装置の製造方
法。 (2) 前記金属クリサイド単結晶層がパラジウムシ
リサイドまたはニッケルシリサイドであることを特徴と
する特許請求の範囲第1項記載の半導体装置の製造方法
。 (3)前記金属シリサイド単結晶層を島状に形成するこ
とを特徴とする特許請求の範囲第1項または第2項記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56111890A JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56111890A JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5814528A true JPS5814528A (ja) | 1983-01-27 |
Family
ID=14572702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56111890A Pending JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5814528A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2336269A (en) * | 1997-12-08 | 1999-10-13 | Sony Corp | Encoder and encoding method |
GB2337392A (en) * | 1997-12-08 | 1999-11-17 | Sony Corp | Encoder and encoding method |
-
1981
- 1981-07-17 JP JP56111890A patent/JPS5814528A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2336269A (en) * | 1997-12-08 | 1999-10-13 | Sony Corp | Encoder and encoding method |
GB2337392A (en) * | 1997-12-08 | 1999-11-17 | Sony Corp | Encoder and encoding method |
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