JPS5814528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5814528A JPS5814528A JP56111890A JP11189081A JPS5814528A JP S5814528 A JPS5814528 A JP S5814528A JP 56111890 A JP56111890 A JP 56111890A JP 11189081 A JP11189081 A JP 11189081A JP S5814528 A JPS5814528 A JP S5814528A
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- monocrystal
- pd2si
- pdsi
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は金属ソリサイド単結晶層を市んで形成畜れる高
速または耐放射線性の半導体装置の製造方法に関する。
速または耐放射線性の半導体装置の製造方法に関する。
従来、バイポーラトランジスターの高速化を計ゐために
コレクター領域の下部ＫＪＩ没層という形で高１１＆不
純物領域を形成し、コレクター抵抗を下げていえ。この
埋没層の不純物濃−は、能動領域への不純物の再分布等
の問題の丸めにおのずと限界がＴｏシ、１０２０８１０
ｍ８／ｄ ｌ１ｆｆ、ｍ抗ｓｃｑ数ｍ０菌のオーダーで
ある。また、埋没層のシート抵抗を下げるために層の厚
さを増大させる方法においても、付随して起る横方向へ
の拡散の増大によシ、パターン微細化への障害等が発生
する。
コレクター領域の下部ＫＪＩ没層という形で高１１＆不
純物領域を形成し、コレクター抵抗を下げていえ。この
埋没層の不純物濃−は、能動領域への不純物の再分布等
の問題の丸めにおのずと限界がＴｏシ、１０２０８１０
ｍ８／ｄ ｌ１ｆｆ、ｍ抗ｓｃｑ数ｍ０菌のオーダーで
ある。また、埋没層のシート抵抗を下げるために層の厚
さを増大させる方法においても、付随して起る横方向へ
の拡散の増大によシ、パターン微細化への障害等が発生
する。
本発明は成る種の金属シリサイドがシリコン単結晶基板
上にエビータキクヤルに形成出来、更にその上にシリコ
ンのエピタキシャル層が形成出来ることを利用し、前記
の高濃度不純物の埋没層の代シに低抵抗の金属レリサイ
ド濶没層を使い、埋没層の厚さを厚くせすに高速なバイ
ポーラトランジスターを形成し、または、前記の金属ク
リサイド層とシリコンエピタキクヤル層の二重層構造を
用い、ＭＯＢ集積回路を形成し、金属クリサイド層が放
射線によって生じた電子または正孔を吸収する性質を利
用し、放射＃によるソフトエラーのないＭＯ８集積回路
を形成しようとするものである。
上にエビータキクヤルに形成出来、更にその上にシリコ
ンのエピタキシャル層が形成出来ることを利用し、前記
の高濃度不純物の埋没層の代シに低抵抗の金属レリサイ
ド濶没層を使い、埋没層の厚さを厚くせすに高速なバイ
ポーラトランジスターを形成し、または、前記の金属ク
リサイド層とシリコンエピタキクヤル層の二重層構造を
用い、ＭＯＢ集積回路を形成し、金属クリサイド層が放
射線によって生じた電子または正孔を吸収する性質を利
用し、放射＃によるソフトエラーのないＭＯ８集積回路
を形成しようとするものである。
次に第１図＋り〜（ｅ）に従って一実施例を説明する。
まず、主面方向が（１１１）であるＰ型、１ｏｃｉ程贋
のシリコン単結晶基板１．を熱酸化し、厚さ約０．５μ
ｍ８にのクリコン酸化膜２を形成し、７オトエ、チング
法によりシリコン酸化膜に拡散用の窓開けを行なう（第
１図（ａ））。次にアンチモンガラス膜３を全面に被着
し、１２００’ｌＯ〜１２５０ ”０にて熱処理を行な
い、約１μｍｌｉ度の深さの高濃度不純物拡散層４を形
成する（＃！１ｒＥＪ（ｂυ。次にアンチモンガラス層
を工、テングで除去した後、全面ニ約５ｏｏｏＡ程置の
厚さのパラジウム膜５を真空蒸着法等によシ被着し、フ
ォトエツチング法によ〉高濃度不純物拡散層の上の一部
のみを残してパターンニングする（第１図１ＣＤ。次に
不活性雰囲気中で約５００℃の熱処理を１０〜３０分間
行ない、パラジウムのクリサイド化反応を起させる。こ
の時形成されるクリサイドはＰｄ＊ Ｓ ｌである。更
に同様な熱処理を約７５０ ℃で２時間程度行なうこと
により Ｐｄ雪Ｓｉ ＃１ｐｃｌｓ ｌ Ｋ変化し、同
時Ｋ ＰｄＳ ｌはシリコン単結晶基板に対してエビタ
キクヤルに形成され、単結晶のパラジウムクリサイド層
６が形成される（第１図（ｄ））。次に７リコン上の酸
化膜を工、チングにより除去した後、ノリコンエピタキ
シャル成長炉に入れ、まず、炉内へ水素を約３０１／分
の割合で流しながら約１０００℃で１０分間程保持する
。次に温度を約９５０℃まで下げ、モノ７ランＣ８Ｉ＆
）をｌ−含んだ水素を約５１／分の割合で炉内へ流すこ
とによってシリコンのエビタキ７ヤル戒長層７を得る（
８１図（ｅ））。この時前記水素Ｋ Ｉ ＰＰｍ ＠ｆ
ｏ ｙ’ ＃ スフィン（ＰＨｓ ）を含ませることに
よ〕約Ｑ、 ５ ｎｔｓ＠匪の抵抗率、を待ったｎ型シ
リコン層が得られ、成長速度は約０．２μｍ／分程駅で
ある。
のシリコン単結晶基板１．を熱酸化し、厚さ約０．５μ
ｍ８にのクリコン酸化膜２を形成し、７オトエ、チング
法によりシリコン酸化膜に拡散用の窓開けを行なう（第
１図（ａ））。次にアンチモンガラス膜３を全面に被着
し、１２００’ｌＯ〜１２５０ ”０にて熱処理を行な
い、約１μｍｌｉ度の深さの高濃度不純物拡散層４を形
成する（＃！１ｒＥＪ（ｂυ。次にアンチモンガラス層
を工、テングで除去した後、全面ニ約５ｏｏｏＡ程置の
厚さのパラジウム膜５を真空蒸着法等によシ被着し、フ
ォトエツチング法によ〉高濃度不純物拡散層の上の一部
のみを残してパターンニングする（第１図１ＣＤ。次に
不活性雰囲気中で約５００℃の熱処理を１０〜３０分間
行ない、パラジウムのクリサイド化反応を起させる。こ
の時形成されるクリサイドはＰｄ＊ Ｓ ｌである。更
に同様な熱処理を約７５０ ℃で２時間程度行なうこと
により Ｐｄ雪Ｓｉ ＃１ｐｃｌｓ ｌ Ｋ変化し、同
時Ｋ ＰｄＳ ｌはシリコン単結晶基板に対してエビタ
キクヤルに形成され、単結晶のパラジウムクリサイド層
６が形成される（第１図（ｄ））。次に７リコン上の酸
化膜を工、チングにより除去した後、ノリコンエピタキ
シャル成長炉に入れ、まず、炉内へ水素を約３０１／分
の割合で流しながら約１０００℃で１０分間程保持する
。次に温度を約９５０℃まで下げ、モノ７ランＣ８Ｉ＆
）をｌ−含んだ水素を約５１／分の割合で炉内へ流すこ
とによってシリコンのエビタキ７ヤル戒長層７を得る（
８１図（ｅ））。この時前記水素Ｋ Ｉ ＰＰｍ ＠ｆ
ｏ ｙ’ ＃ スフィン（ＰＨｓ ）を含ませることに
よ〕約Ｑ、 ５ ｎｔｓ＠匪の抵抗率、を待ったｎ型シ
リコン層が得られ、成長速度は約０．２μｍ／分程駅で
ある。
以上のようＫして下部にパラジウム７リナイドの壌没層
を持ったシリコンエビタキクヤル層を形成し、その上に
通常の方法でバイポーラトランジスタを形成すれば、パ
ラジウム７リナイドの抵抗率が数百μ０ｃＩＬで、通常
のｎ“埋役量の１７１０．ｉｉ！縦である九めに大巾な
高速化が計れる。
を持ったシリコンエビタキクヤル層を形成し、その上に
通常の方法でバイポーラトランジスタを形成すれば、パ
ラジウム７リナイドの抵抗率が数百μ０ｃＩＬで、通常
のｎ“埋役量の１７１０．ｉｉ！縦である九めに大巾な
高速化が計れる。
なお、前記実施例では基板とのアイソレーク。
ンを高め、耐圧を高めるために、パラジウムシリナイド
層を高濃度不純物拡散層の上に形成したが、場合により
てはこの高濃度不純物拡散層を省略し、パラジウムクリ
サイド層をシリコン基板上に直接形成してもアイソレー
アｗンは可能である。
層を高濃度不純物拡散層の上に形成したが、場合により
てはこの高濃度不純物拡散層を省略し、パラジウムクリ
サイド層をシリコン基板上に直接形成してもアイソレー
アｗンは可能である。
他の実施例としては、前記の実絢例で説明した方法と基
本的には同様な方法によってシリコン基板上に金属シリ
サイドの単結晶層を形成し、更にその上にシリコンのエ
ピタキシャル層を成長すせ、その上に通常の方法によ、
うて、第２図のように、たとえばＭＯ８ダイナミ、りＲ
ＡＭを形成し、金属クリサイドのもう−？の特徴、即ち
金属シリサイド層が放射線によって生じた電子または正
孔を徴収するという性質を利用し、放射ｌａＫよるソフ
トエラーが起ら、ないＭＯＳダイナ建ツクックＲＡＭ提
供することが可能である。
本的には同様な方法によってシリコン基板上に金属シリ
サイドの単結晶層を形成し、更にその上にシリコンのエ
ピタキシャル層を成長すせ、その上に通常の方法によ、
うて、第２図のように、たとえばＭＯ８ダイナミ、りＲ
ＡＭを形成し、金属クリサイドのもう−？の特徴、即ち
金属シリサイド層が放射線によって生じた電子または正
孔を徴収するという性質を利用し、放射ｌａＫよるソフ
トエラーが起ら、ないＭＯＳダイナ建ツクックＲＡＭ提
供することが可能である。
以上のように本発明によればクリコン基板上に金属シリ
サイドの単結晶層とシリコンのエピタキシャル層が形成
されるので、その上にバイポーラトランジスタを形成す
れば、金属クリサイドの低抵抗のためＫ、）ランジスタ
の高速化が計れる。
サイドの単結晶層とシリコンのエピタキシャル層が形成
されるので、その上にバイポーラトランジスタを形成す
れば、金属クリサイドの低抵抗のためＫ、）ランジスタ
の高速化が計れる。
また、１前記クリコン工ピタキシヤル層ＫＭＯ５ダイナ
オ、りＲＡＭ等（２）ＭＯ８集積回路を形成すれば、金
属クリサイド層が放射線によって生じた電子または正孔
を徴収するために放射線によるソフトエラーのないＭＯ
８集積回路が形成される。
オ、りＲＡＭ等（２）ＭＯ８集積回路を形成すれば、金
属クリサイド層が放射線によって生じた電子または正孔
を徴収するために放射線によるソフトエラーのないＭＯ
８集積回路が形成される。
ｔＩＥＩＩｌＩは本発明の１実施例を、ｔた、謳２図は
他Ｏ１！輪例を説明する図である。 １はシリコン単結晶基Ｉ［，２はクリコン酸化膜。 ３はアンチモンガラス膜、４は高濃度不純物拡散層、５
はパラジウム膜、６はバッジ、？ムシリサイド層、７は
シリコンエピタキクヤル層、８はポリクリコン、９はキ
ャパクター、１ｏはワードライン、１１はビットライン
である。
他Ｏ１！輪例を説明する図である。 １はシリコン単結晶基Ｉ［，２はクリコン酸化膜。 ３はアンチモンガラス膜、４は高濃度不純物拡散層、５
はパラジウム膜、６はバッジ、？ムシリサイド層、７は
シリコンエピタキクヤル層、８はポリクリコン、９はキ
ャパクター、１ｏはワードライン、１１はビットライン
である。
Claims (1)
- 【特許請求の範囲】 （ｌ ｌ クリコン単結晶基板上に金属クリサイド単
結晶層を形成し、更にその上にシリコンエピタキ７ヤル
層を形成して成ることを特徴とする半導体装置の製造方
法。 （２） 前記金属クリサイド単結晶層がパラジウムシ
リサイドまたはニッケルシリサイドであることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 （３）前記金属シリサイド単結晶層を島状に形成するこ
とを特徴とする特許請求の範囲第１項または第２項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111890A JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111890A JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814528A true JPS5814528A (ja) | 1983-01-27 |
Family
ID=14572702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111890A Pending JPS5814528A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2336269A (en) * | 1997-12-08 | 1999-10-13 | Sony Corp | Encoder and encoding method |
| GB2337392A (en) * | 1997-12-08 | 1999-11-17 | Sony Corp | Encoder and encoding method |
-
1981
- 1981-07-17 JP JP56111890A patent/JPS5814528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2336269A (en) * | 1997-12-08 | 1999-10-13 | Sony Corp | Encoder and encoding method |
| GB2337392A (en) * | 1997-12-08 | 1999-11-17 | Sony Corp | Encoder and encoding method |
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