JPS58143561A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58143561A JPS58143561A JP2702382A JP2702382A JPS58143561A JP S58143561 A JPS58143561 A JP S58143561A JP 2702382 A JP2702382 A JP 2702382A JP 2702382 A JP2702382 A JP 2702382A JP S58143561 A JPS58143561 A JP S58143561A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- polycrystalline silicon
- section
- wiring
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 41
- 230000005684 electric field Effects 0.000 abstract description 18
- 239000000758 substrate Substances 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000012141 concentrate Substances 0.000 abstract 2
- 230000009993 protective function Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 10
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 244000292604 Salvia columbariae Species 0.000 description 1
- 235000012377 Salvia columbariae var. columbariae Nutrition 0.000 description 1
- 235000001498 Salvia hispanica Nutrition 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 235000014167 chia Nutrition 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003651 drinking water Substances 0.000 description 1
- 235000020188 drinking water Nutrition 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は絶縁膜中に抵抗体を有する半導体装置に係ｂ
、ｌｌｌｌＫ人カ端子保霞回路に適した半導体装置に関
する・ 〔発明の技術的背景〕 半導体装置、特に絶縁酸化膜上にダート電極【配し、下
のシリコン基板のポテンシャルを制御しているＭＯ８（
Ｍ＠ｔａｊ ０ｘｌｄ壷Ｓｅｍ１ｅａｎｄｕｅｔ＊ｒ）
型集積囲路においては、入力インピーダンスが極めて高
く、シかも酸化膜の厚さが４００〜１０００Ｘと薄（、
絶縁耐圧が２０〜１００Ｖと低いために、摩擦等による
静電気によって入カ趨子が容易に破壊されてしまう、従
って、半導体装置の入力端子にはｐｍ接合の順方向特性
あるいはブレークダウン特性を利用した保諸回路が必ら
ず設けられ、入力端子の破壊を防止するようになってい
る。
、ｌｌｌｌＫ人カ端子保霞回路に適した半導体装置に関
する・ 〔発明の技術的背景〕 半導体装置、特に絶縁酸化膜上にダート電極【配し、下
のシリコン基板のポテンシャルを制御しているＭＯ８（
Ｍ＠ｔａｊ ０ｘｌｄ壷Ｓｅｍ１ｅａｎｄｕｅｔ＊ｒ）
型集積囲路においては、入力インピーダンスが極めて高
く、シかも酸化膜の厚さが４００〜１０００Ｘと薄（、
絶縁耐圧が２０〜１００Ｖと低いために、摩擦等による
静電気によって入カ趨子が容易に破壊されてしまう、従
って、半導体装置の入力端子にはｐｍ接合の順方向特性
あるいはブレークダウン特性を利用した保諸回路が必ら
ず設けられ、入力端子の破壊を防止するようになってい
る。
しかし、近時の高集積化に伴い、ｆ−）部酸化膜の薄膜
化、素子の微細化等が進み、従来の入力端子保護回路で
は充分に静電気から保護することができないような状況
にある。
化、素子の微細化等が進み、従来の入力端子保護回路で
は充分に静電気から保護することができないような状況
にある。
１１４１図［ＭＯ１ｉ型集積回路における従来の入力端
子保護回路の典型的表側を示すものである。
子保護回路の典型的表側を示すものである。
同図において、ＪＨ入力端子で、この入力端子１は抵抗
Ｒ【介して保護されるべき入力Ｍ０８トランノスタ２の
ダートに接続されている。この抵抗Ｒと入力ＭＯＳトラ
ンジスタ２のｒ−トとの接続点には、抵抗Ｒと共に保護
回路を構成するＭＯＳ ）ランジスタ１のドレインが接
続されている。このＭＯＳ ）ランジスタ１のソース及
びｒ −トには低電位側の電源電圧Ｖｌｌが印加されて
いる。従ってｒ−）に電源電圧Ｖ１ｍが印加されている
友めＭＯＳ ）ランゾスタ１のドレイン側における一重
管合のブレークダウン電圧が、ＭＯＳ ）ランジスタ１
が接続されていない場合より低下し、これによｐ入力端
子１０保饅能力が増している。
Ｒ【介して保護されるべき入力Ｍ０８トランノスタ２の
ダートに接続されている。この抵抗Ｒと入力ＭＯＳトラ
ンジスタ２のｒ−トとの接続点には、抵抗Ｒと共に保護
回路を構成するＭＯＳ ）ランジスタ１のドレインが接
続されている。このＭＯＳ ）ランジスタ１のソース及
びｒ −トには低電位側の電源電圧Ｖｌｌが印加されて
いる。従ってｒ−）に電源電圧Ｖ１ｍが印加されている
友めＭＯＳ ）ランゾスタ１のドレイン側における一重
管合のブレークダウン電圧が、ＭＯＳ ）ランジスタ１
が接続されていない場合より低下し、これによｐ入力端
子１０保饅能力が増している。
上記入力端子保護回路においては、入力端子１から入力
した入力信号は、抵抗８１通り、急峻な波形がな壕らさ
れ友後、ＭＯＳ ）ランノスタ１のＶ＊＊合部に入力、
電圧がフラングされる。
した入力信号は、抵抗８１通り、急峻な波形がな壕らさ
れ友後、ＭＯＳ ）ランノスタ１のＶ＊＊合部に入力、
電圧がフラングされる。
これによυ、入力ＭＯＢトランジスタ２が高電圧から保
護されるものである。
護されるものである。
第２図ＦｉＩ１１図の回路の実際のパターン配電を示す
ものである。同図において、ｌン７−’（ンダ・）中ノ
ド４からムを配ＩＩｊが引き出され、このムを配ｌＩｌ
はその先端部においてコンタノドホール６ｔ−介して上
記抵抗Ｒの一端部に接続されている。抵抗Ｒは比較的長
い抵抗部配ｌ＆１を通った後、コンタクトホール６部介
してＡｔ配線８の一端部に接続されている。このムを配
ａＳの他一部はコンタクトホール＃を介してＭＯＳ）ラ
ンノスタ３の拡散層（ドレイン）ｘｏＫｗ続されている
。 ＭＯＳ）ランゾスタ１の拡散層（ソース）ＩＪはコ
ンタクトホール１１【介してＡｔ配線Ｊ ＭＫ＠続され
、多結晶シリコンよりなるゲート１４もコンタクトホー
ル１ｌｉｆ介してＡｔ配、１ｉＩＪＫ接続されている。
ものである。同図において、ｌン７−’（ンダ・）中ノ
ド４からムを配ＩＩｊが引き出され、このムを配ｌＩｌ
はその先端部においてコンタノドホール６ｔ−介して上
記抵抗Ｒの一端部に接続されている。抵抗Ｒは比較的長
い抵抗部配ｌ＆１を通った後、コンタクトホール６部介
してＡｔ配線８の一端部に接続されている。このムを配
ａＳの他一部はコンタクトホール＃を介してＭＯＳ）ラ
ンノスタ３の拡散層（ドレイン）ｘｏＫｗ続されている
。 ＭＯＳ）ランゾスタ１の拡散層（ソース）ＩＪはコ
ンタクトホール１１【介してＡｔ配線Ｊ ＭＫ＠続され
、多結晶シリコンよりなるゲート１４もコンタクトホー
ル１ｌｉｆ介してＡｔ配、１ｉＩＪＫ接続されている。
上記抵抗Ｒｉｊ、多結晶７リコン又は拡散層により形成
される。そして、この抵抗は、通常５０００〜数にΩで
、１〜５１１−の時定数が与えられ、非常に立上がシの
鋭いノぐルスのピーク電圧を減少させると共に、 ＭＯ
Ｓ トランジスタ１の拡散層部での験・逆方向の応答が
可能となるよう（抵抗Ｒがない場合には拡散層があって
も高電圧が印加された瞬間には、入力ＭＯ８）ランジス
タ２に高電圧が印加され、薄いｒ−）酸化膜が破壊され
る）に時定数が８１］１ｉされている。
される。そして、この抵抗は、通常５０００〜数にΩで
、１〜５１１−の時定数が与えられ、非常に立上がシの
鋭いノぐルスのピーク電圧を減少させると共に、 ＭＯ
Ｓ トランジスタ１の拡散層部での験・逆方向の応答が
可能となるよう（抵抗Ｒがない場合には拡散層があって
も高電圧が印加された瞬間には、入力ＭＯ８）ランジス
タ２に高電圧が印加され、薄いｒ−）酸化膜が破壊され
る）に時定数が８１］１ｉされている。
ところで、抵抗ＲＫ拡散層が用いられ九場合には、高電
圧が印加された瞬間は？ンディング・・譬、ド４からの
最初のコンタクトホール−に高電圧が印加されることか
ら、この部分だけでブレークダウンが起り、局所的に電
流が流れる。
圧が印加された瞬間は？ンディング・・譬、ド４からの
最初のコンタクトホール−に高電圧が印加されることか
ら、この部分だけでブレークダウンが起り、局所的に電
流が流れる。
従って、最初のコンタクトホール６部で破壊すゐことが
多く、さらＫ ０ＭＯ８（Ｃｏｍｐｊ＠ｍ＠ｎｔａｒｙ
Ｍ０８）の場合には動作時にう、チア、ｆ境部入力ノイ
ズ等によシ大電流が流れる現象）を起し易くなる勢の問
題もあシ、抵抗としては拡散層よりも多結晶シリコンが
用いられることが多い。
多く、さらＫ ０ＭＯ８（Ｃｏｍｐｊ＠ｍ＠ｎｔａｒｙ
Ｍ０８）の場合には動作時にう、チア、ｆ境部入力ノイ
ズ等によシ大電流が流れる現象）を起し易くなる勢の問
題もあシ、抵抗としては拡散層よりも多結晶シリコンが
用いられることが多い。
しかしながら、この多結晶ンリコン抵抗においても、あ
る条件では比較的低い電圧で入力端子保護回路が破壊さ
れるという欠点があった。
る条件では比較的低い電圧で入力端子保護回路が破壊さ
れるという欠点があった。
〔侘ｖ４の目的〕
この発明は上記実情に艦みてなされたもので、その目的
は、絶縁膜中に設けられた多結晶／リコン勢の抵抗体の
破壊【防止し、入力端子保護回路の向上し喪中導体装置
を提供することにある。
は、絶縁膜中に設けられた多結晶／リコン勢の抵抗体の
破壊【防止し、入力端子保護回路の向上し喪中導体装置
を提供することにある。
この発明は、抵抗体の上面にこの抵抗体と同電位の導体
【配置することＫより、電界の平均化ｔ−ａす、局部的
な電界集中による入力端子保瞳機能の低下を防止するも
のである。
【配置することＫより、電界の平均化ｔ−ａす、局部的
な電界集中による入力端子保瞳機能の低下を防止するも
のである。
以下、図面を＃照してこの発明の一実施例【Ｉ５１関す
るが、その前に前述の問題点についての調査の結果ｔ−
第３図及び＃Ｉ４図に示す、第３図は島２図に示したが
ンディング・パ、Ｐ４と多結晶シリコン抵抗Ｒとの接続
部を拡大して示すものである。ここで、破線の丸印で示
す＊ 、 ｂ。
るが、その前に前述の問題点についての調査の結果ｔ−
第３図及び＃Ｉ４図に示す、第３図は島２図に示したが
ンディング・パ、Ｐ４と多結晶シリコン抵抗Ｒとの接続
部を拡大して示すものである。ここで、破線の丸印で示
す＊ 、 ｂ。
Ｃの各部ｉｉ十れぞれ高電圧により破壊された部分であ
る。すなわち、多結晶シリコン抵抗Ｒ自体が瞬時的な大
電流により溶けて不良罠なっているのではなく、その周
縁部、＊Ｋｈｔ配線５との接続部の凸の角（息、ｂ部）
において破壊していることが判明した。第４図はこの多
結晶シリコン抵抗Ｒの周縁部における電気力線の分布の
様子を示す断面図である。多結晶シリコン抵抗Ｒの中央
の部分Ｂでは７リコン基板１ｇＫ向って均吟な電界がフ
ィールド部の厚い酸化績１１にかかつているのに対し、
周縁部、特にその角の部分Ａおいてはこの部分の曲率半
径が小さいということもあり電気力線が集中し、中央の
部分ＩＫ比べると極めて大きな電界が印加されている・
従って、角の部分Ａで酸化膜１１本来の耐圧よシずりと
低い電圧で放電が起き、酸化膜１ｒが破壊されることに
なる。
る。すなわち、多結晶シリコン抵抗Ｒ自体が瞬時的な大
電流により溶けて不良罠なっているのではなく、その周
縁部、＊Ｋｈｔ配線５との接続部の凸の角（息、ｂ部）
において破壊していることが判明した。第４図はこの多
結晶シリコン抵抗Ｒの周縁部における電気力線の分布の
様子を示す断面図である。多結晶シリコン抵抗Ｒの中央
の部分Ｂでは７リコン基板１ｇＫ向って均吟な電界がフ
ィールド部の厚い酸化績１１にかかつているのに対し、
周縁部、特にその角の部分Ａおいてはこの部分の曲率半
径が小さいということもあり電気力線が集中し、中央の
部分ＩＫ比べると極めて大きな電界が印加されている・
従って、角の部分Ａで酸化膜１１本来の耐圧よシずりと
低い電圧で放電が起き、酸化膜１ｒが破壊されることに
なる。
この発明は上記のような事実から多結晶シリコン抵抗０
ｊｌｌ！縁部、ＩｆｌｔＫ入力側端部の凸の角（票３図
のａ ｔ ｂ ＊ ）の上面をこの抵抗と同電位の導体
、例えばＡＡ配線で被い、多結晶シリコン抵抗の周縁部
での電界集中をなくし、電界の均一化【図るものであり
、具体的には例えば第５図に示すような構造とするもの
である。同図において、シリコン基板２Ｊの上部ＫＦｉ
、厚い酸化＠２２内に埋め込首れ良多結晶／リコン抵抗
Ｒが設けられている。この多結晶シリコン抵抗Ｒの上面
部には導体、例えばＡｔ配置＠ｉｓが設けられ、このム
を配−１１は多結晶シリコン抵抗翼と同電位１１Ｃｆｋ
るようＫ例えばコンタクトホール１−４を介して多結晶
シリコン抵抗Ｒと接続されている。
ｊｌｌ！縁部、ＩｆｌｔＫ入力側端部の凸の角（票３図
のａ ｔ ｂ ＊ ）の上面をこの抵抗と同電位の導体
、例えばＡＡ配線で被い、多結晶シリコン抵抗の周縁部
での電界集中をなくし、電界の均一化【図るものであり
、具体的には例えば第５図に示すような構造とするもの
である。同図において、シリコン基板２Ｊの上部ＫＦｉ
、厚い酸化＠２２内に埋め込首れ良多結晶／リコン抵抗
Ｒが設けられている。この多結晶シリコン抵抗Ｒの上面
部には導体、例えばＡｔ配置＠ｉｓが設けられ、このム
を配−１１は多結晶シリコン抵抗翼と同電位１１Ｃｆｋ
るようＫ例えばコンタクトホール１−４を介して多結晶
シリコン抵抗Ｒと接続されている。
このような構造では、多結晶シリコン抵抗Ｒの中央の部
分冨における電界の分布は、第４図の場合と賢らないが
、端部の角の部分Ａにおいてはその上部に同電位のＡｔ
配置１１ＪＪがあるために、このＡｔ配置１１１１から
の電界が存在する。従って、多結晶シリコン抵抗Ｒの端
部ての電界集中は起らず、電界が平均化される。この場
合、Ａｔ１ｖ線ｘｓＶｃも端部（図示せず）があり、こ
の部分において電界集中が起ることになるが、酸化膜２
２の厚さが多結晶シリコン抵抗Ｒの部分圧比べて２〜３
倍厚いため間＃ＩＩは起きない。
分冨における電界の分布は、第４図の場合と賢らないが
、端部の角の部分Ａにおいてはその上部に同電位のＡｔ
配置１１ＪＪがあるために、このＡｔ配置１１１１から
の電界が存在する。従って、多結晶シリコン抵抗Ｒの端
部ての電界集中は起らず、電界が平均化される。この場
合、Ａｔ１ｖ線ｘｓＶｃも端部（図示せず）があり、こ
の部分において電界集中が起ることになるが、酸化膜２
２の厚さが多結晶シリコン抵抗Ｒの部分圧比べて２〜３
倍厚いため間＃ＩＩは起きない。
＃！６図は第５図における実施例の平面図の−ｆｉｌ
を示すものである。同図において、’に’ ７ ｙ″イ
ングリ母ウッド３１ら引を出されたＡＡ配線３１Ｖｉ＼
コンタクトホール１１部の多結晶シリコン抵抗Ｒ１ｉ完
全に被っており、このコンタクトホールＪＪにおいて多
結晶シリコン抵抗８と警続されている。このＡｔｋ２＠
ＩＩは、コンタクトホール３３ｓで終るのではなく、そ
のまま多結晶／リコン砥抗Ｒの出カｌ１ｉｌ端部近く壕
で被ってお９、多結晶シリコン抵抗Ｒの周縁部での電界
集中を完全に防止している。なお、多結晶シリコン抵抗
Ｒの出力側端部から先の構造は第２図と同様であるので
、同一構成部分には同一符号を付してその説明は省略す
る。
を示すものである。同図において、’に’ ７ ｙ″イ
ングリ母ウッド３１ら引を出されたＡＡ配線３１Ｖｉ＼
コンタクトホール１１部の多結晶シリコン抵抗Ｒ１ｉ完
全に被っており、このコンタクトホールＪＪにおいて多
結晶シリコン抵抗８と警続されている。このＡｔｋ２＠
ＩＩは、コンタクトホール３３ｓで終るのではなく、そ
のまま多結晶／リコン砥抗Ｒの出カｌ１ｉｌ端部近く壕
で被ってお９、多結晶シリコン抵抗Ｒの周縁部での電界
集中を完全に防止している。なお、多結晶シリコン抵抗
Ｒの出力側端部から先の構造は第２図と同様であるので
、同一構成部分には同一符号を付してその説明は省略す
る。
実験によると、＃！６図に示した保饅回路の強制破壊試
験の結果は、第２図に示した保挿回路が２００ｖで破壊
したのに対し、３５０ｖ以上と大幅に改良されているこ
とが判り、効果が大きいことが確認された。
験の結果は、第２図に示した保挿回路が２００ｖで破壊
したのに対し、３５０ｖ以上と大幅に改良されているこ
とが判り、効果が大きいことが確認された。
１１７ＦＢＪＦｉこの発明の第２の実施例？示すもので
ある。第６図の実施例においては、多結晶ンリコン抵抗
凡のほぼ全面がｋｔ配！！３２で被われてい友が第７図
においては多結晶シリコン抵抗Ｒの途中管で、ｈｔ配！
１１１で被われている。
ある。第６図の実施例においては、多結晶ンリコン抵抗
凡のほぼ全面がｋｔ配！！３２で被われてい友が第７図
においては多結晶シリコン抵抗Ｒの途中管で、ｈｔ配！
１１１で被われている。
第８図は第３の実施例【示すもので、多結晶シリコン抵
抗Ｒのコンタクトホール３３の近傍部分のみがＡｔ配線
７７で被われている。
抗Ｒのコンタクトホール３３の近傍部分のみがＡｔ配線
７７で被われている。
第７図、第８図のいずれの場合も、第６図のように多結
晶シリコン抵抗Ｒのはぼ全面を被う場合に比べれば能力
が劣るものの、入力波形の鋭い高電圧が印加されるの＃
ｉ＆ンディング・ｔ４、ド、亨１からの最初のコンタク
トホール１１に近い部分であプ、コンタクトホール１１
部から離れるに従い多結晶シリコンの抵抗により波形が
なオらされ過大な電圧が印加されないこと、またｐｍ接
合が事方向若しくＦｉ！レークダウンによシ婆通した場
合には多結晶シリコン抵抗による電圧降下によって電圧
が低下することから、少なくともコンタクトホール１１
の近傍の多結晶シリコン抵抗Ｒ１−ムを配線３２で完全
に被うだけでも相当耐圧が向上する。
晶シリコン抵抗Ｒのはぼ全面を被う場合に比べれば能力
が劣るものの、入力波形の鋭い高電圧が印加されるの＃
ｉ＆ンディング・ｔ４、ド、亨１からの最初のコンタク
トホール１１に近い部分であプ、コンタクトホール１１
部から離れるに従い多結晶シリコンの抵抗により波形が
なオらされ過大な電圧が印加されないこと、またｐｍ接
合が事方向若しくＦｉ！レークダウンによシ婆通した場
合には多結晶シリコン抵抗による電圧降下によって電圧
が低下することから、少なくともコンタクトホール１１
の近傍の多結晶シリコン抵抗Ｒ１−ムを配線３２で完全
に被うだけでも相当耐圧が向上する。
第９図は第４の実施例上水すもので、−ンディング・／
＃、ＰＪＪＫは先ず比較的抵抗値の低い多結晶シリコン
抵抗Ｒ１が！！続され、さらにこの多結晶シリコン抵抗
Ｒｓには拡散層抵抗翼１が直列接続されている。そして
、この拡散層抵抗Ｒ，の終端部にはＭｏ８）ランジスタ
１の拡散層（ドレイン）１０が連続して設けられている
。
＃、ＰＪＪＫは先ず比較的抵抗値の低い多結晶シリコン
抵抗Ｒ１が！！続され、さらにこの多結晶シリコン抵抗
Ｒｓには拡散層抵抗翼１が直列接続されている。そして
、この拡散層抵抗Ｒ，の終端部にはＭｏ８）ランジスタ
１の拡散層（ドレイン）１０が連続して設けられている
。
多結晶ンリコ／抵抗Ｒ１は概６図と同様Ｋ ｆｉぼ全面
がｈｔｓｉｌ！Ｈｘｚで被われているが、第７図あるい
は第８図のように多結晶シリコン抵抗Ｒ１の一部【被う
ようＫしてもよい。
がｈｔｓｉｌ！Ｈｘｚで被われているが、第７図あるい
は第８図のように多結晶シリコン抵抗Ｒ１の一部【被う
ようＫしてもよい。
尚、第５図乃至第９図の各実施例においてはいずれも抵
抗体として多結晶シリコンを用いた場合について説明し
たが、これに限定するものではなく 、Ｍｏ１ｉ１２
、 Ｍ・、Ｗ尋絶縁膜中に存在する抵抗体についても適
用できるものである。また、ＭＯａ製集製団積回路でな
く・１イ−−ラ型集積回路あるい＃１ＭＯ８型トランジ
スタ等単体の半導体素子にも適用できることは勿論であ
る。
抗体として多結晶シリコンを用いた場合について説明し
たが、これに限定するものではなく 、Ｍｏ１ｉ１２
、 Ｍ・、Ｗ尋絶縁膜中に存在する抵抗体についても適
用できるものである。また、ＭＯａ製集製団積回路でな
く・１イ−−ラ型集積回路あるい＃１ＭＯ８型トランジ
スタ等単体の半導体素子にも適用できることは勿論であ
る。
以上のようにこの発明によれば、多結晶ンリコン等絶縁
展中に存在する抵抗体の周縁部、特に入力側端部の凸の
角の上１ｌｆｉヲこの抵抗体と同電位の導体で被うよう
にしたので、製造工程の変更、追加あるいはチ、ｆナイ
ズの壇大會もたらすことなく、抵抗体周縁部での電界集
中をなくシ、電界の平均化【図ることができるので、抵
抗体の破ａｔ防止でき入力端子保護回路の慎能が著しく
向上する。
展中に存在する抵抗体の周縁部、特に入力側端部の凸の
角の上１ｌｆｉヲこの抵抗体と同電位の導体で被うよう
にしたので、製造工程の変更、追加あるいはチ、ｆナイ
ズの壇大會もたらすことなく、抵抗体周縁部での電界集
中をなくシ、電界の平均化【図ることができるので、抵
抗体の破ａｔ防止でき入力端子保護回路の慎能が著しく
向上する。
第１図は従来の入力端子保護回路の構成図、第２図は第
１図の回路のツタターン配置を示す平向図、＄３図は第
２図の要部を拡大して示す平面図、ｗ、４図は謝３図の
多結晶７１ノコン抵抗の周縁部における電気力線の分布
状１１を示す断面図、第５図はこの発明の一実九例に係
る入力端子株−回路の構造【示す要部断面図、第６図は
第５図の回路のノリーン配置を示す平面図、第７図乃至
＊９１Ｗはそれぞれこの発明の他の実施例に係る平面図
である。 ２１・・・シリコン基板、２ｊ・・・酸イヒ膜、１１・
・・Ａｔ配線、Ｒ・・・多結晶シリコン基板。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＶＳＳ 第３図 第４図
１図の回路のツタターン配置を示す平向図、＄３図は第
２図の要部を拡大して示す平面図、ｗ、４図は謝３図の
多結晶７１ノコン抵抗の周縁部における電気力線の分布
状１１を示す断面図、第５図はこの発明の一実九例に係
る入力端子株−回路の構造【示す要部断面図、第６図は
第５図の回路のノリーン配置を示す平面図、第７図乃至
＊９１Ｗはそれぞれこの発明の他の実施例に係る平面図
である。 ２１・・・シリコン基板、２ｊ・・・酸イヒ膜、１１・
・・Ａｔ配線、Ｒ・・・多結晶シリコン基板。 出願人代理人 弁理士 鈴 江 武 彦第１図 ＶＳＳ 第３図 第４図
Claims (5)
- （１） 一端が外部からの入力信号を受ける抵抗体を
絶縁膜中に有する半導体装置において、前記抵抗体の入
力側端部の凸の角および前記抵抗体周縁部の一部を含む
領域の上面が、前記抵抗体と同電位の導体により被われ
ている仁とｔｑ＃微とする半導体装置。 - （２） 前記抵抗体の周縁部の＃１は全てが前記導体
によシ被われている特許請求の範囲第１項記載の半導体
装置。 - （３）前記抵抗体の前記入力信号が入力される入力側端
部かも出力側端部に至る途中まで前記導体により被われ
ている特許請求の範囲１１１項記載の半導体装１拳 - （４）前記抵抗体の前記入力信号が入力される入力側端
部の近傍領域のみが前記導体によ！）被われている４１
１＃’Ｆ饋求の範囲第１項記載の半導体装置。 - （５） 前記導体は前記抵抗体に外部からの入力信号
を導く導体である特許請求の範囲第１項乃至第４項いず
れか記載の半導体装置。 半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702382A JPS58143561A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
| EP83101657A EP0087155B1 (en) | 1982-02-22 | 1983-02-21 | Means for preventing the breakdown of an insulation layer in semiconductor devices |
| DE8383101657T DE3382294D1 (de) | 1982-02-22 | 1983-02-21 | Mittel zum verhindern des durchbruchs einer isolierschicht in halbleiteranordnungen. |
| US07/565,215 US5113230A (en) | 1982-02-22 | 1990-08-08 | Semiconductor device having a conductive layer for preventing insulation layer destruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702382A JPS58143561A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58143561A true JPS58143561A (ja) | 1983-08-26 |
Family
ID=12209480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2702382A Pending JPS58143561A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143561A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124162A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | 半導体装置 |
| JPS62185374A (ja) * | 1986-02-10 | 1987-08-13 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS63204755A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置 |
| US5213833A (en) * | 1987-05-22 | 1993-05-25 | Sankyo Company, Limited | Preserving agent and method for its production |
| JPH05206441A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体集積回路装置 |
-
1982
- 1982-02-22 JP JP2702382A patent/JPS58143561A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124162A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | 半導体装置 |
| JPS62185374A (ja) * | 1986-02-10 | 1987-08-13 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS63204755A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置 |
| US5213833A (en) * | 1987-05-22 | 1993-05-25 | Sankyo Company, Limited | Preserving agent and method for its production |
| JPH05206441A (ja) * | 1991-11-20 | 1993-08-13 | Nec Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0161983B1 (en) | Input protection arrangement for vlsi integrated circuit devices | |
| JP2810874B2 (ja) | 半導体デバイス | |
| US4811155A (en) | Protection circuit for a semiconductor integrated circuit having bipolar transistors | |
| JPS6144454A (ja) | 半導体装置 | |
| JPH0945862A (ja) | 半導体素子 | |
| JPH0324791B2 (ja) | ||
| US6320241B1 (en) | Circuitry and method of forming the same | |
| JPS583285A (ja) | 半導体集積回路の保護装置 | |
| JPS58143561A (ja) | 半導体装置 | |
| JPS63306669A (ja) | 半導体装置 | |
| US5113230A (en) | Semiconductor device having a conductive layer for preventing insulation layer destruction | |
| JPS5955051A (ja) | 集積抵抗 | |
| JPH02146773A (ja) | 半導体装置 | |
| JPS6081867A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPS58122695A (ja) | 入力過電圧保護回路 | |
| JPS613442A (ja) | 半導体装置 | |
| JPS645899Y2 (ja) | ||
| JPS6123353A (ja) | 過電圧保護素子 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JPS5873160A (ja) | 半導体素子用入力保護装置 | |
| JPS60120569A (ja) | 入力回路 | |
| JPS6230361A (ja) | Ｃｍｏｓ入力保護回路 | |
| KR100291540B1 (ko) | 입/출력보호회로 | |
| JPS5932177A (ja) | 半導体装置 | |
| JPS6355871B2 (ja) |