JPS58142464A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS58142464A JPS58142464A JP57024376A JP2437682A JPS58142464A JP S58142464 A JPS58142464 A JP S58142464A JP 57024376 A JP57024376 A JP 57024376A JP 2437682 A JP2437682 A JP 2437682A JP S58142464 A JPS58142464 A JP S58142464A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bus
- decoder
- registers
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明はマイクロプロセッサに係シ、特にマイクロプロ
グラムで使用可能なレジスタの数を増加させることに関
する。
グラムで使用可能なレジスタの数を増加させることに関
する。
従来技術
マイクロプロセッサは一般にレジスタを選択する為のビ
ット群(以下フィールドと言う)を有している。従来の
マイクロプロセッサは前記レジスタ選択フィールドのビ
ット数で指定可能な数の範囲のレジスタしか選択できず
、使用可能なレジスタ数に制限があるという欠点があり
、たた。
ット群(以下フィールドと言う)を有している。従来の
マイクロプロセッサは前記レジスタ選択フィールドのビ
ット数で指定可能な数の範囲のレジスタしか選択できず
、使用可能なレジスタ数に制限があるという欠点があり
、たた。
発明の目的
本発明の目的はレジスタ選択フィールドで指定可能な数
以上のレジスタ群を使用可能とするマイクロプロセ、す
を提供することにある。
以上のレジスタ群を使用可能とするマイクロプロセ、す
を提供することにある。
本発明はレジスタ選択フィールドで指定できる範囲の数
からなるレジスタ群の一部あるいは全部を他のレジスタ
群と入替えてマイクロプロセッサが使用することを特徴
とする。一般に処理の種類によって使用するレジスタは
異なり、またメモリ上には各処理毎にまとまったアドレ
ス領域が占有される為、メモリアドレスにより使用する
レジスタの種類を切替ることか実現できれば有効である
。
からなるレジスタ群の一部あるいは全部を他のレジスタ
群と入替えてマイクロプロセッサが使用することを特徴
とする。一般に処理の種類によって使用するレジスタは
異なり、またメモリ上には各処理毎にまとまったアドレ
ス領域が占有される為、メモリアドレスにより使用する
レジスタの種類を切替ることか実現できれば有効である
。
発明の実施例とその効果
以下、本発明の一実施例を第1図によυ説明する。第1
図は本発明を適用したマイクロプロセッサのブロック図
である。メモリ1はマイクロプログラムを記憶し、オペ
レーションデコーダ2は演算器3、アドレス制御部4に
対してマイクロプログラムの指令を伝える。演算器3は
オペレージ、ンデコーダ20指令によシ各種演算(例、
に■、OR,ADD )を実行する。アドレス制御部4
は、オペレーションデコーダ2の指令によりジャンプア
ドレス等を作成し、次に実行すべきメモリ1内のマイク
ロプログラムのアドレスを作成する機能を持つ。Dバス
デコーダ5は演算器3の出力であるDバス10をどのレ
ジスタに格納するかを制御するデコーダであシ、Bバス
デコーダ6はどのレジスタを演算器3−の一方の入力で
あるBバス11に出力するかを制御するデコーダである
。レジスタ群7は16ケのレジスタからなり、レジスタ
群8およびレジスタ群9は4ケのレジスタからなる。メ
モリアドレス12はメモリ1に対するアドレスであり、
本実施例では12ピット即ちメモリ1は4にワードとす
る。メモリバス15はメモリ1からの出力である。
図は本発明を適用したマイクロプロセッサのブロック図
である。メモリ1はマイクロプログラムを記憶し、オペ
レーションデコーダ2は演算器3、アドレス制御部4に
対してマイクロプログラムの指令を伝える。演算器3は
オペレージ、ンデコーダ20指令によシ各種演算(例、
に■、OR,ADD )を実行する。アドレス制御部4
は、オペレーションデコーダ2の指令によりジャンプア
ドレス等を作成し、次に実行すべきメモリ1内のマイク
ロプログラムのアドレスを作成する機能を持つ。Dバス
デコーダ5は演算器3の出力であるDバス10をどのレ
ジスタに格納するかを制御するデコーダであシ、Bバス
デコーダ6はどのレジスタを演算器3−の一方の入力で
あるBバス11に出力するかを制御するデコーダである
。レジスタ群7は16ケのレジスタからなり、レジスタ
群8およびレジスタ群9は4ケのレジスタからなる。メ
モリアドレス12はメモリ1に対するアドレスであり、
本実施例では12ピット即ちメモリ1は4にワードとす
る。メモリバス15はメモリ1からの出力である。
第1図で示すところの本発明の機能は、レジスタ群7の
中のレジスタ0125がレジスタ群8のレジスタ1−0
1−11−21−(あるいはレジスタ群9の2−02−
12−22−5と入替えられてBバス11に選択された
シ、Dバス10がセットされたシするところにあり、前
記レジスタ群の入替はDバスデコーダ5およびBバスデ
コーダ6の動作によって実現される。Dバスデコーダ5
、Bバスデコーダ6の詳細を説明する前に本発明を適用
したマイクロプロセッサのマイクロフォーマットについ
て第2図を用いて説明する。本実施例では16ビツトの
マイクロプロセッサとする。一般的な命令ではレジスタ
と定数との演算を行う。
中のレジスタ0125がレジスタ群8のレジスタ1−0
1−11−21−(あるいはレジスタ群9の2−02−
12−22−5と入替えられてBバス11に選択された
シ、Dバス10がセットされたシするところにあり、前
記レジスタ群の入替はDバスデコーダ5およびBバスデ
コーダ6の動作によって実現される。Dバスデコーダ5
、Bバスデコーダ6の詳細を説明する前に本発明を適用
したマイクロプロセッサのマイクロフォーマットについ
て第2図を用いて説明する。本実施例では16ビツトの
マイクロプロセッサとする。一般的な命令ではレジスタ
と定数との演算を行う。
レジスタliB/Dバス選択フィールドで指定したレジ
スタである。演算の種類はAND 、OR,すOR(排
他的論理和)・ADDである力゛・勿論3れ以 j外に
も種類を増すことは可能である。演算の結 j果はB/
Dバスで選択した同じレジスタに格納される。この命令
の他に、ジャンプ命令、メモリ1のリード又はライト命
令であるが、この発明とは直接関係しまいので記述しな
い。
スタである。演算の種類はAND 、OR,すOR(排
他的論理和)・ADDである力゛・勿論3れ以 j外に
も種類を増すことは可能である。演算の結 j果はB/
Dバスで選択した同じレジスタに格納される。この命令
の他に、ジャンプ命令、メモリ1のリード又はライト命
令であるが、この発明とは直接関係しまいので記述しな
い。
次にDバスデコーダ5、およびBバスデコーダ6の詳細
について図6を用いて紛、明する。メモリバス13のビ
、)415はそれぞれ否定回路17゜18で逆極性とな
シ、アンド回路19でアンドされる。アンド出力36は
ビット4.5が共に%0#の時に11′となる。メモリ
アドレス12のビット154は、否定回路35で逆極性
と表υ、アンド回路21においてアドレスビット033
とアンド出力36とアンドされる。アンド出力37はメ
モリバス13のビット4,5が共に%O1すなわちレジ
スタ0゜1.2.3.を選んだ時でアドレスバス12の
ビット033が1111 ビ、 ) 134が%Ql’
の時に%11となる。
について図6を用いて紛、明する。メモリバス13のビ
、)415はそれぞれ否定回路17゜18で逆極性とな
シ、アンド回路19でアンドされる。アンド出力36は
ビット4.5が共に%0#の時に11′となる。メモリ
アドレス12のビット154は、否定回路35で逆極性
と表υ、アンド回路21においてアドレスビット033
とアンド出力36とアンドされる。アンド出力37はメ
モリバス13のビット4,5が共に%O1すなわちレジ
スタ0゜1.2.3.を選んだ時でアドレスバス12の
ビット033が1111 ビ、 ) 134が%Ql’
の時に%11となる。
アンド回路22においてはアドレスビ、 ) 033と
アドレスビット134と、アンド出力56の5つの信号
がアンドされる。アンド回路22のアンド出力68はメ
モリバス15のビ、)4.5が共に%O1で、アドレス
バス12のアドレスビ、) O35、アドレスビット1
′54が共に11#の時に%11とな 。
アドレスビット134と、アンド出力56の5つの信号
がアンドされる。アンド回路22のアンド出力68はメ
モリバス15のビ、)4.5が共に%O1で、アドレス
バス12のアドレスビ、) O35、アドレスビット1
′54が共に11#の時に%11とな 。
る。アンド回路23においてはアドレスビット053と
アンド出力36がアンドされ、さらにアンド回路25の
出力は否定回路59で逆極性となる。
アンド出力36がアンドされ、さらにアンド回路25の
出力は否定回路59で逆極性となる。
否定回路69の否定出力40が%11になるのは、アド
レスビットO55が%01であるか、メモリバス13の
ビット4又は5が10Iでない時、即ちレジスタ0.1
,2.5を選んでない時である。Dバスデコーダ5内の
デコーダ24,25.26は各々レジスタ群8,9.7
の為のDバスデコーダである。デコーダ24のエネーブ
ル入力にはアンド回路21のアンド出力37が入力され
、デコーダ25のエネーブル入力にはアンド回路22の
アンド出力38が入力され、デコーダ26のエネーブル
入力には否定回路39の否定出力40が入力される。メ
モリアドレス12のアドレスビット055.154が1
101の時、即ち(メモリ1を1にワード単位のページ
に分割し、0ページ、1ぺ一−ジ、2ページ、3ページ
と呼ぶならば)、2ページで動作を行いかっレジスfi
O,1,2・3をDバスに選んだ時は、レジスタ群8
へDバスがセットされる。アドレスビ。
レスビットO55が%01であるか、メモリバス13の
ビット4又は5が10Iでない時、即ちレジスタ0.1
,2.5を選んでない時である。Dバスデコーダ5内の
デコーダ24,25.26は各々レジスタ群8,9.7
の為のDバスデコーダである。デコーダ24のエネーブ
ル入力にはアンド回路21のアンド出力37が入力され
、デコーダ25のエネーブル入力にはアンド回路22の
アンド出力38が入力され、デコーダ26のエネーブル
入力には否定回路39の否定出力40が入力される。メ
モリアドレス12のアドレスビット055.154が1
101の時、即ち(メモリ1を1にワード単位のページ
に分割し、0ページ、1ぺ一−ジ、2ページ、3ページ
と呼ぶならば)、2ページで動作を行いかっレジスfi
O,1,2・3をDバスに選んだ時は、レジスタ群8
へDバスがセットされる。アドレスビ。
ト0易、134が1111の時、即ち6ページで動作を
行いかつレジスタ0125をDバスに選ンだ時はレジス
タ群9へDバスがセットされる。
行いかつレジスタ0125をDバスに選ンだ時はレジス
タ群9へDバスがセットされる。
上記以外の場合はレジスタ群7が選択され、Dバスがセ
ットされる。Bバスデコーダ6内のマルチプレクサ27
のエネーブル入力にはアンド回路21のアンド出力57
が入力され、マルチプレクサ28のエネーブル入力には
アンド回路22のアンド出力38が入力され、マルチプ
レクサ29のエネーブル入力には否定回路39の否定出
力4oが入力される。アドレスバス12のアドレスビッ
ト053とビット134が1101の時、即ちベージ2
で動作している時にレジスタ0.1,2.3をBバスに
選んだ時はレジスタ群8がBバスに選択され、アドレス
ビット033、ビット134が%111の時、即ちベー
ジ3で動作している時にレジスタ0,12.5をBバス
に選んだ時はレジ□スタ群9がBバスに選択される。上
記以外の場合はレジスタ群7がBバスに選択される。以
上の如く、アドレスバス12の内容によってレジスタ群
7のレジメタ0125の替りにレジスタ群8あるいは9
かマイクロプロセッサから使用可能となる。
ットされる。Bバスデコーダ6内のマルチプレクサ27
のエネーブル入力にはアンド回路21のアンド出力57
が入力され、マルチプレクサ28のエネーブル入力には
アンド回路22のアンド出力38が入力され、マルチプ
レクサ29のエネーブル入力には否定回路39の否定出
力4oが入力される。アドレスバス12のアドレスビッ
ト053とビット134が1101の時、即ちベージ2
で動作している時にレジスタ0.1,2.3をBバスに
選んだ時はレジスタ群8がBバスに選択され、アドレス
ビット033、ビット134が%111の時、即ちベー
ジ3で動作している時にレジスタ0,12.5をBバス
に選んだ時はレジ□スタ群9がBバスに選択される。上
記以外の場合はレジスタ群7がBバスに選択される。以
上の如く、アドレスバス12の内容によってレジスタ群
7のレジメタ0125の替りにレジスタ群8あるいは9
かマイクロプロセッサから使用可能となる。
発明の効果
本発明によればマイクロプログラムのビット数を増加さ
せることなく、使用可能なレジスタの数を容易に増加さ
せることが可能となシ、簡単なハードウェアを追加させ
ることのみで高性能のマイクロプロセッサを実現できる
という効果がある。
せることなく、使用可能なレジスタの数を容易に増加さ
せることが可能となシ、簡単なハードウェアを追加させ
ることのみで高性能のマイクロプロセッサを実現できる
という効果がある。
第1図はマイクロプロセッサのブロック図、第2図はマ
イク−プログラムフォーマットを示す図、第3図はDバ
スデコーダ、Bバスデコーダのブロック詳細図である。 1・・・メモリ、 5・・・演算番、5・・・
Dバスデコーダ、6・・・Bバスデコーダ、7・・・レ
ジスタ群、 8・・・レジスタ群、賑9・・・レジ
スタ群、24・・・デコーダ、25・・・デコーダ、2
6・・・f コーp−127・・・マルチプレクサ、2
8・・・マルチプレクサ、29・・・マルチプレクサ。 才1図 す 才 Z 図
イク−プログラムフォーマットを示す図、第3図はDバ
スデコーダ、Bバスデコーダのブロック詳細図である。 1・・・メモリ、 5・・・演算番、5・・・
Dバスデコーダ、6・・・Bバスデコーダ、7・・・レ
ジスタ群、 8・・・レジスタ群、賑9・・・レジ
スタ群、24・・・デコーダ、25・・・デコーダ、2
6・・・f コーp−127・・・マルチプレクサ、2
8・・・マルチプレクサ、29・・・マルチプレクサ。 才1図 す 才 Z 図
Claims (1)
- t 命令の実行によシ処理が行なわれるマイクロプロセ
ッサにおいて、処理において使用され前記命令のレジス
タを指定するフィールドで指定できる数をこえる数のレ
ジスタ群と、前記命令のアドレスによって前記レジスタ
の中゛の所定のレジスタを指定して使用可能とするレジ
スタ切替手段を備えたことを特徴とするマイクロプロセ
、す。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57024376A JPS58142464A (ja) | 1982-02-19 | 1982-02-19 | マイクロプロセツサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57024376A JPS58142464A (ja) | 1982-02-19 | 1982-02-19 | マイクロプロセツサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58142464A true JPS58142464A (ja) | 1983-08-24 |
Family
ID=12136466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57024376A Pending JPS58142464A (ja) | 1982-02-19 | 1982-02-19 | マイクロプロセツサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58142464A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0170284A2 (en) * | 1984-08-02 | 1986-02-05 | Nec Corporation | Microcomputer |
EP0220682A2 (en) * | 1985-10-25 | 1987-05-06 | Hitachi, Ltd. | Data processing system |
JPH0377137A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 情報処理装置 |
EP0483967A2 (en) * | 1990-10-29 | 1992-05-06 | Sun Microsystems, Inc. | Apparatus for increasing the number of registers available in a computer processor |
US5771368A (en) * | 1990-10-29 | 1998-06-23 | Sun Microsystems, Inc. | Memory addressing scheme for increasing the number of memory locations available in a computer for storing higher precision numbers |
EP0954791A1 (en) * | 1996-11-07 | 1999-11-10 | Atmel Corporation | Eight-bit microcontroller having a risc architecture |
-
1982
- 1982-02-19 JP JP57024376A patent/JPS58142464A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0170284A2 (en) * | 1984-08-02 | 1986-02-05 | Nec Corporation | Microcomputer |
EP0220682A2 (en) * | 1985-10-25 | 1987-05-06 | Hitachi, Ltd. | Data processing system |
JPH0377137A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 情報処理装置 |
EP0483967A2 (en) * | 1990-10-29 | 1992-05-06 | Sun Microsystems, Inc. | Apparatus for increasing the number of registers available in a computer processor |
US5771368A (en) * | 1990-10-29 | 1998-06-23 | Sun Microsystems, Inc. | Memory addressing scheme for increasing the number of memory locations available in a computer for storing higher precision numbers |
EP0954791A1 (en) * | 1996-11-07 | 1999-11-10 | Atmel Corporation | Eight-bit microcontroller having a risc architecture |
EP0954791A4 (en) * | 1996-11-07 | 2003-06-11 | Atmel Corp | EIGHT BIT MICRO CONTROLLER WITH RISC ARCHITECTURE |
EP1596279A3 (en) * | 1996-11-07 | 2010-03-10 | Atmel Corporation | Microcontroller having a RISC architecture |
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