JPS58142459A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPS58142459A JPS58142459A JP57024383A JP2438382A JPS58142459A JP S58142459 A JPS58142459 A JP S58142459A JP 57024383 A JP57024383 A JP 57024383A JP 2438382 A JP2438382 A JP 2438382A JP S58142459 A JPS58142459 A JP S58142459A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bank
- scu
- main storage
- groups
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は情報処理装置の主記憶装置に関し、詳し・ぐは
、該主記憶装置の構成法に関するものである。
、該主記憶装置の構成法に関するものである。
従来技術
近年、情報処理分野に於て科学技術計算用コンピュータ
の必要性が高まっている。科学技術用計算の処理内容と
してはベクトル演算が主であり、その処理方式の一つと
してパイプライン構成が提案されている。このような演
ｓ装箇を有効に活用する為には、高効率に大量のベクト
ルデータを供給する主記憶装置が必要となる。
の必要性が高まっている。科学技術用計算の処理内容と
してはベクトル演算が主であり、その処理方式の一つと
してパイプライン構成が提案されている。このような演
ｓ装箇を有効に活用する為には、高効率に大量のベクト
ルデータを供給する主記憶装置が必要となる。
従来より主記憶装置の効率を向上させる方法として、主
記憶装置内を複数のバンク（ＢＫ）に細分化し、これを
各々独立に動作させるインタリーブ方式が採用されてい
る。第１図はそのようなシステム構成例を示したもので
、中央処理装＋ｔ（ＣＰＵ）、主記憶制御装置（ＳＣＵ
）および主記憶装置（ＭＳ）からなり、Ｍ８を８１固の
バンクＢＫＯ−ＢＫ７に分割した例である。
記憶装置内を複数のバンク（ＢＫ）に細分化し、これを
各々独立に動作させるインタリーブ方式が採用されてい
る。第１図はそのようなシステム構成例を示したもので
、中央処理装＋ｔ（ＣＰＵ）、主記憶制御装置（ＳＣＵ
）および主記憶装置（ＭＳ）からなり、Ｍ８を８１固の
バンクＢＫＯ−ＢＫ７に分割した例である。
ところで、このようなインタリープ方式で更に高いスル
ープットを実現する為には、バンク数を増加させれば良
いが、単純に第１図の構成を拡張したのでは、バンク数
の増加に対応して、ＳＣＵと各バンクとの接続に関連し
て必要となるハードウェア（金物）が増大し、経済的な
システムの構築ができなくなる。
ープットを実現する為には、バンク数を増加させれば良
いが、単純に第１図の構成を拡張したのでは、バンク数
の増加に対応して、ＳＣＵと各バンクとの接続に関連し
て必要となるハードウェア（金物）が増大し、経済的な
システムの構築ができなくなる。
発明の目的
本発明は上述の事情に鑑み、科学技術計簀用情種処理装
置等における多インタリーブ構成の主記憶装置を少ない
ハードウェアで実現することを目的とする亀のである。
置等における多インタリーブ構成の主記憶装置を少ない
ハードウェアで実現することを目的とする亀のである。
しかして、本発明は数個のバンクを一つのバンクグルー
プとし、８ＣＵとの接続はそのバンクグループ単位に行
うという階層構成にすることによって、バンク、！＝Ｓ
ＣＵ間のインタフェースを大幅に削減するものである。
プとし、８ＣＵとの接続はそのバンクグループ単位に行
うという階層構成にすることによって、バンク、！＝Ｓ
ＣＵ間のインタフェースを大幅に削減するものである。
なお、データ系構造は階層であっても、各バンクに於け
るアクセス競合は、８ＣＵによってルベルの管理を受け
るようにする。
るアクセス競合は、８ＣＵによってルベルの管理を受け
るようにする。
発明の実施例
以下、図示の一実施例にもとづいて本発明の内容を詳細
に説明する。
に説明する。
第２図は本発明による主記憶装置（ＭＳ ）と主記憶制
御装置（８ＣＵ）との接続を示すブロック図で、主記憶
装置を６４個のバンクに分割し、それを８バンク毎にま
とめ８バ／クグループとして８ＣＵに接続し九場合の構
成例である。本発明では、このｌバンクグループ内のデ
ータ系構造に関しては記憶素子同辺機構の共通化を図り
、制御はパイプライン方式を採用する。これは８ＣＵか
らｌバンクグループに対して発行される要求がｌマシン
サイクルＶＣ１個であること、記憶素子のアクセス時間
は通常マシンサイクルの数倍であり、記憶素子周辺部の
共有化が可能であること等によりて実現できる。この方
式により、１バンクグループを小規模なハードウェアで
構成することが可能となる。
御装置（８ＣＵ）との接続を示すブロック図で、主記憶
装置を６４個のバンクに分割し、それを８バンク毎にま
とめ８バ／クグループとして８ＣＵに接続し九場合の構
成例である。本発明では、このｌバンクグループ内のデ
ータ系構造に関しては記憶素子同辺機構の共通化を図り
、制御はパイプライン方式を採用する。これは８ＣＵか
らｌバンクグループに対して発行される要求がｌマシン
サイクルＶＣ１個であること、記憶素子のアクセス時間
は通常マシンサイクルの数倍であり、記憶素子周辺部の
共有化が可能であること等によりて実現できる。この方
式により、１バンクグループを小規模なハードウェアで
構成することが可能となる。
第８図にＭ８１バンクグループのデータ系構造を示す。
第８図において、ＳＣＵからの受口８０１゜８０２、誤
り訂正符号（ｇｃｃ）生成回路８０４と８１５、ｈｉＣ
（：：チェック回路８１１１バッファ８１２およびＳＣ
Ｕへの送口８１０などは、該バンクグループの８個のバ
ンクＢＫＱ〜ＢＫ７ に共有される。
り訂正符号（ｇｃｃ）生成回路８０４と８１５、ｈｉＣ
（：：チェック回路８１１１バッファ８１２およびＳＣ
Ｕへの送口８１０などは、該バンクグループの８個のバ
ンクＢＫＱ〜ＢＫ７ に共有される。
バンク■０は記憶素子群８０７、アドレスレジスタ
ｊ〜 ８０５、書込データレジスタ８０６および続出データ
′２レジスタ８０８によって構成される。バンク
ＢＫ１〜８に？の構成も同様である。
ｊ〜 ８０５、書込データレジスタ８０６および続出データ
′２レジスタ８０８によって構成される。バンク
ＢＫ１〜８に？の構成も同様である。
第８図のデータ系構造に対してメモリアクセスを制御す
るのが、第４図に示すパイプ構造である。
るのが、第４図に示すパイプ構造である。
８ＣＵから出されるＭＳアクセス要求は、このパイプに
取込まれ、ｌマシンサイクル（ＭＣ）ピッチで各ステー
ジを移動していく。ステージには、要求分析４０１、各
バンクへのアドレスセット４０２、書込データセット４
０Ｂ、続出データセット４０４等がある。このバンクグ
ループ内の共通部を使用するステージはすべてＩＭｃで
必要な処理を終了し、これによりＩＭｃピッチの要求受
付が可能となる。
取込まれ、ｌマシンサイクル（ＭＣ）ピッチで各ステー
ジを移動していく。ステージには、要求分析４０１、各
バンクへのアドレスセット４０２、書込データセット４
０Ｂ、続出データセット４０４等がある。このバンクグ
ループ内の共通部を使用するステージはすべてＩＭｃで
必要な処理を終了し、これによりＩＭｃピッチの要求受
付が可能となる。
第５図は、主記憶装置の基本動作である書込（ＷＲＩＴ
Ｅ）、続出（Ｒ，ＥＡＤ）および部分書込（Ｐ、ＡＲＴ
ＩＡＬ Ｗ几Ｉ’ｌＪ）の制御ステージを示したもので
ある。但し、ここで扱うデータは８バイト幅を単位とす
る。
Ｅ）、続出（Ｒ，ＥＡＤ）および部分書込（Ｐ、ＡＲＴ
ＩＡＬ Ｗ几Ｉ’ｌＪ）の制御ステージを示したもので
ある。但し、ここで扱うデータは８バイト幅を単位とす
る。
書込動作の場合、まず８ＣＵから送られたバンクアドレ
スに基づき、該当バンクのアドレスレジスタ８０５にメ
モリアドレスをセットする。これと同時にＦＣＣ生成回
路８０４でＥＣＣの生成を行う。
スに基づき、該当バンクのアドレスレジスタ８０５にメ
モリアドレスをセットする。これと同時にＦＣＣ生成回
路８０４でＥＣＣの生成を行う。
次のステージでは、このＥＣＣと書込むべきデータとを
併わせ、書込データレジスタ８０８を介して該当バンク
のデータレジスタ８０６にデータをセットする。以上で
記憶素子向辺部に於ける書込動作は終了し、以後、該当
バンク内で記憶素子への書込が行われる。
併わせ、書込データレジスタ８０８を介して該当バンク
のデータレジスタ８０６にデータをセットする。以上で
記憶素子向辺部に於ける書込動作は終了し、以後、該当
バンク内で記憶素子への書込が行われる。
読出動作の場合、アドレスのセットまでは書込動作と同
様である。アドレスが該当バンクのアドレスレジスタ８
０５ヘセツトされると、該当バンク内では記憶素子から
の続出が開始され、記憶素子性能で規定されるアクセス
タイム経過後のステージに於て、制御用パイプから該当
バンクの続出データレジスタ８０８に対してセット指示
が与えられる。次ステージに於て、そのデータは続出共
通パス８１７を通して読出レジスタ８０９にセットされ
る。
様である。アドレスが該当バンクのアドレスレジスタ８
０５ヘセツトされると、該当バンク内では記憶素子から
の続出が開始され、記憶素子性能で規定されるアクセス
タイム経過後のステージに於て、制御用パイプから該当
バンクの続出データレジスタ８０８に対してセット指示
が与えられる。次ステージに於て、そのデータは続出共
通パス８１７を通して読出レジスタ８０９にセットされ
る。
この後、ｇＣＣチェック回路８１１ Ｋよりデータ書込
時に付加したＥＣＣを利用して続出データの正当性のチ
ェックを行い、１ビツトの誤りが検出されると、その訂
正を行う。最後のステージに於て、ＳＣＵに対し続出デ
ータを送出する。
時に付加したＥＣＣを利用して続出データの正当性のチ
ェックを行い、１ビツトの誤りが検出されると、その訂
正を行う。最後のステージに於て、ＳＣＵに対し続出デ
ータを送出する。
部分書込動作では、まず該当アドレスのデータを続出す
。それをバッファ８１２に貯えておいた書込むべきデー
タとデータレジスタ８１Ｂでマージし、ＥＣＣ生成回路
８１５によりＥＣＣを生成し九後、次にこれを続出した
アドレスに書込む。読出データレジスタ８０９にデータ
をセットするまでの動作は、読出動作と同様である。部
分書込では、一旦続出データを共通部に戻し、共通部で
ＳＣＵから送られ九書込データとの選択をバイト選択゛
ビットによって行う。この書込データ、選択ビットはＭ
Ｓの要求受付時にバッファ８１２に貯えられ、該当アド
レスのデータ読出しが終了するまで保持される。８バイ
トデ一タ作成の次のステージに於てＥＣＣを生成するが
、これに書込用のＥＣＣ生成回路８０４を使用すると、
後続の書込要求に伴うＥＣＣ生成との間で競合が発生す
る。そこで部分書込専用にＥＣＣ生成回路８１５を設け
、この競合を回避する。次のステージでは該当バンクの
書込データレジスタ８０６にデータをセットするが、こ
の場合も書込動作との競合を考慮して部分書込用のデー
タバス８１８を設け、各バンクの入口で書込データの選
択を行う構造としている。書込データがセットされると
、以後は書込動作と同様にして記憶素子への書込みが行
われる。
。それをバッファ８１２に貯えておいた書込むべきデー
タとデータレジスタ８１Ｂでマージし、ＥＣＣ生成回路
８１５によりＥＣＣを生成し九後、次にこれを続出した
アドレスに書込む。読出データレジスタ８０９にデータ
をセットするまでの動作は、読出動作と同様である。部
分書込では、一旦続出データを共通部に戻し、共通部で
ＳＣＵから送られ九書込データとの選択をバイト選択゛
ビットによって行う。この書込データ、選択ビットはＭ
Ｓの要求受付時にバッファ８１２に貯えられ、該当アド
レスのデータ読出しが終了するまで保持される。８バイ
トデ一タ作成の次のステージに於てＥＣＣを生成するが
、これに書込用のＥＣＣ生成回路８０４を使用すると、
後続の書込要求に伴うＥＣＣ生成との間で競合が発生す
る。そこで部分書込専用にＥＣＣ生成回路８１５を設け
、この競合を回避する。次のステージでは該当バンクの
書込データレジスタ８０６にデータをセットするが、こ
の場合も書込動作との競合を考慮して部分書込用のデー
タバス８１８を設け、各バンクの入口で書込データの選
択を行う構造としている。書込データがセットされると
、以後は書込動作と同様にして記憶素子への書込みが行
われる。
なお、第４図に示すパイプ構造は、ＳＣＵから出される
要求を一定時間間隔で移動させるシフトレジスタ構造の
制御機構で実現する。また、第４図で示すように該制御
用パイプにバイパス構造を付加することで使用する記憶
素子の性能に合わせてパイプの長さを変えることが可能
となり、記憶素子の性能を最大限に活用する柔軟な制御
構造を容易に実現することができる。
要求を一定時間間隔で移動させるシフトレジスタ構造の
制御機構で実現する。また、第４図で示すように該制御
用パイプにバイパス構造を付加することで使用する記憶
素子の性能に合わせてパイプの長さを変えることが可能
となり、記憶素子の性能を最大限に活用する柔軟な制御
構造を容易に実現することができる。
発明の効果
以上の説明から明らかなように１本発明によれば、科学
技術計算用コンピュータ等の多インタリーブ主記憶装置
を、記憶素子周辺機構の共通化とパイプライン制御方式
の使用によって経断的に実現することが可能となる。
Ｌ
技術計算用コンピュータ等の多インタリーブ主記憶装置
を、記憶素子周辺機構の共通化とパイプライン制御方式
の使用によって経断的に実現することが可能となる。
Ｌ
第１図は従来の主記憶装置によるシステム構成を示すブ
ロック図、第２図は本発明による主記憶装置と主記憶制
御装置との接続を示すブロック図、第８図は第２図にお
ける１ 、＜ンクブロック内のデータ系栴造図、第４図
はノ（イブラインＩＩ制御構造図、第５図は主記憶装置
の基本動作のステージを示す図である。 ＳＣＵ・・・主記憶制御装置、ＭＳ・・・主舊己憚装置
、ＢＧＯ−ＢＧ？・・・バンクグループ１８ＫＯ〜ＢＫ
？・・・バンク。 第１図 第 ４ 図 ＢＫＯ〜ＢＫ７ 賑
ロック図、第２図は本発明による主記憶装置と主記憶制
御装置との接続を示すブロック図、第８図は第２図にお
ける１ 、＜ンクブロック内のデータ系栴造図、第４図
はノ（イブラインＩＩ制御構造図、第５図は主記憶装置
の基本動作のステージを示す図である。 ＳＣＵ・・・主記憶制御装置、ＭＳ・・・主舊己憚装置
、ＢＧＯ−ＢＧ？・・・バンクグループ１８ＫＯ〜ＢＫ
？・・・バンク。 第１図 第 ４ 図 ＢＫＯ〜ＢＫ７ 賑
Claims (1)
- （１）複数のバンクよりなる主記憶装置において、該複
数のバンクをそれぞれ二つ以上のバンクからなる豪数の
グループに分けて、主記憶制御装置との接続を各グルー
プ単位で行い、グループ内の、各バンクの制御はパイプ
ライン方式としたことを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024383A JPS58142459A (ja) | 1982-02-19 | 1982-02-19 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024383A JPS58142459A (ja) | 1982-02-19 | 1982-02-19 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142459A true JPS58142459A (ja) | 1983-08-24 |
Family
ID=12136654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024383A Pending JPS58142459A (ja) | 1982-02-19 | 1982-02-19 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142459A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217443A (ja) * | 1984-04-12 | 1985-10-31 | Nec Corp | 記憶制御方式 |
| JPS61199141A (ja) * | 1985-03-01 | 1986-09-03 | Hitachi Ltd | 記憶装置 |
| JPH02222047A (ja) * | 1989-02-23 | 1990-09-04 | Nec Corp | メモリ制御装置 |
| JPH03278253A (ja) * | 1990-03-28 | 1991-12-09 | Nec Corp | 記憶装置および方法 |
| JPH05216749A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | メモリ・システム及びメモリ・チツプ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149533A (ja) * | 1974-10-28 | 1976-04-28 | Saburo Murakami | Jusuichisoyoshiirudokutsushinki |
| JPS5534332A (en) * | 1978-08-31 | 1980-03-10 | Fujitsu Ltd | Memory access control method |
-
1982
- 1982-02-19 JP JP57024383A patent/JPS58142459A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149533A (ja) * | 1974-10-28 | 1976-04-28 | Saburo Murakami | Jusuichisoyoshiirudokutsushinki |
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| JPS60217443A (ja) * | 1984-04-12 | 1985-10-31 | Nec Corp | 記憶制御方式 |
| JPH0368420B2 (ja) * | 1984-04-12 | 1991-10-28 | Nippon Electric Co | |
| JPS61199141A (ja) * | 1985-03-01 | 1986-09-03 | Hitachi Ltd | 記憶装置 |
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