JPS5813929B2 - computing device - Google Patents

Description

【発明の詳細な説明】 この発明は、演算のチェックと同時にその演算結果とな
る情報に対応したチェック情報をも得られるようにする
演算装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic device that can check an operation and at the same time obtain check information corresponding to information that is the result of the operation.

コード化された情報を伝達する場合には、常に情報が正
確に伝送されているか否かをチェックする必要がある。When transmitting encoded information, it is necessary to always check whether the information is being transmitted accurately.

この伝送情報チェック手段とじては種々の方法が考えら
れているが、例えば伝送すべき情報と共に、その情報内
容をチェックするためのチェック情報をも合せ伝送する
ようにしている。Various methods have been considered for this transmission information checking means, but for example, in addition to the information to be transmitted, check information for checking the content of the information is also transmitted.

例えば、情報を１キャラクタ８ビットでコード化する場
合に、さらにチェックビットを１つ加えて１キャラクタ
９ビットで伝送情報を構成し、情報をコード化した８ビ
ットのビット情報の内容に応じてチェックビットを設定
するものである。For example, when encoding information with 8 bits per character, one check bit is added to form transmission information with 9 bits per character, and the information is checked according to the contents of the encoded 8-bit bit information. It sets a bit.

すなわち、演算等により新しい情報が作られた場合には
、その作られた新しい情報を構成するビット内容に応じ
てさらにチェックビットをも作成するもので、演算と共
にチェックビット作成のための手段が必要となる。In other words, when new information is created through calculations, check bits are also created according to the contents of the bits that make up the new information, and a means for creating check bits is required along with the calculations. becomes.

また、伝送された数値情報の加算あるいは減算等の演算
を行なう場合には、その数値情報を加減算機に結合する
と共に、この加減算機に演算指令に対応したファンクシ
ョン情報を供給するもので、その加減算機から演算結果
である解答となる数値情報出力を得るものである。In addition, when performing calculations such as addition or subtraction of transmitted numerical information, the numerical information is coupled to an adder/subtractor, and function information corresponding to the calculation command is supplied to the adder/subtracter. This is to obtain numerical information output from the machine that is the answer, which is the calculation result.

この場合、この出力された数値情報に対してチェック情
報を付加することにより、以後の情報チェックは可能と
なるものであるが、演算結果に誤りがあったか否かを判
別することはできないため、複数の演算回路で同じ演算
を行なわせ、演算結果の異同により判別していた。In this case, by adding check information to this output numerical information, it is possible to check the information later, but it is not possible to determine whether there is an error in the calculation result, so multiple The same arithmetic operation was performed by two arithmetic circuits, and discrimination was made based on the differences in the arithmetic results.

このため、装置も大型化し、制御も複雑化するものであ
る。For this reason, the device becomes larger and the control becomes more complicated.

この発明は上記のような点に鑑みなされたもので、伝送
される情報のチェックを効果的に行ない得ると同時に、
１つの演算回路で演算を行なわせ加減算等の演算結果に
誤りがあるか否かも同時に判別確認できるようにする演
算装置を提供しようとするものである。This invention was made in view of the above points, and at the same time can effectively check transmitted information,
It is an object of the present invention to provide an arithmetic device that allows a single arithmetic circuit to perform arithmetic operations and simultaneously determine whether or not there is an error in the results of operations such as addition and subtraction.

以下図面を参照しながらこの発明の一実施例を説明する
。An embodiment of the present invention will be described below with reference to the drawings.

添附図面は演算装置の構成を示したもので、加算あるい
は減算すべき情報ｒＡＪ、「Ｂ」を記憶する記憶装置１
１を備え、上記情報ｒＡＪ、ｒＢＪはそれぞれオア回路
１２およびアンド回路１３、オア回路１４を介して加減
算機１５に結合する。The attached drawing shows the configuration of the arithmetic unit, which includes a storage device 1 that stores information rAJ, "B" to be added or subtracted;
1, and the information rAJ and rBJ are coupled to an adder/subtractor 15 via an OR circuit 12, an AND circuit 13, and an OR circuit 14, respectively.

この加減算機１５は、常時は加算状態に設定されるもの
で、減算指令（ＳｕＢ）が結合された時にのみ減算設定
される。This adder/subtractor 15 is normally set to an addition state, and is set to a subtraction state only when a subtraction command (SuB) is coupled.

この場合、記憶装置１１に記憶され、加減算機１５に結
合される数値情報「Ａ」、ｒＢＪが例えばｒｌ２３Ｊ、
「４５６」であると仮定すると、それぞれ区切りコード
ｒＥＪをはさんでチェック情報が付加される状態にある
ものとする。In this case, the numerical information "A" and rBJ stored in the storage device 11 and coupled to the adder/subtractor 15 are, for example, rl23J,
Assuming that the number is "456", it is assumed that check information is added between each delimiter code rEJ.

そして、このチェック情報は数値情報１１２３Ｊである
場合、この情報を構成する各桁の数値を加算（１十２＋
３）Ｌ、その加算結果「６」とするもので、情報ｒＡＪ
は１１２３Ｅ６Ｊの状態で構成される。If this check information is numerical information 1123J, add the numerical values of each digit composing this information (112+
3) L, whose addition result is "6", information rAJ
is configured in the state 1123E6J.

また、数値情報−４５６Ｊの場合はその各桁数値の加算
（４＋５＋６）結果の「１５」の最小位桁数値「５」が
チェック情報とされるもので、情報ｒＢＪは［４５６Ｅ
５ｊの状態で構成される。In addition, in the case of numerical information -456J, the lowest digit value "5" of "15" which is the result of addition (4+5+6) of each digit value is used as the check information, and the information rBJ is [456E
It is configured in the state of 5j.

そして、加減算機１５ではその数値情報部およびチェッ
ク情報部をそれぞれ独立して加算し、チェック情報の加
算結果の最小位桁を新しい加算結果のチェック情報とす
るもので、具体的には次に示すような演算を行なう。Then, the adder/subtractor 15 adds the numerical information section and the check information section independently, and uses the least significant digit of the addition result of the check information as the check information of the new addition result. Perform calculations like this.

そして、この加減算機１５からは（Ａ＋Ｂ）の加算結果
−５７９ＥＩＪが出力され、ランダムアクセスメモリ１
６に書き込み記憶される。Then, the addition/subtraction machine 15 outputs the addition result of (A+B) -579EIJ, and the random access memory 1
6 is written and stored.

これは減算の場合にも同様に行なわれるもので、減算指
令（ＳｕＢ）があり、情報ｒＡＪがｒ４５６Ｅ５」であ
り、「Ｂ」が「１２３Ｅ６Ｊである場合には、加減算機
１５で の演算が行なわれ、メモリ１６に「３３３Ｅ９Ｊが書き
込まれる。This is done in the same way for subtraction; if there is a subtraction command (SuB), the information rAJ is r456E5, and B is 123E6J, the adder/subtracter 15 performs the calculation. ``333E9J'' is written to the memory 16.

このランダムアクセスメモリ１６はアドレスカウンタ１
７のアドレス指定により書き込み、読み出し制御される
もので、このアドレスカウンタ１７には第１および第２
のアドレスメモリ１８ａ，１８ｂからの記憶番地が結合
され、また第１のアドレスメモリ１８ａに第２のアドレ
スメモリ１８ｂの出力を結合し、さらにアドレスカウン
タ１７の記憶番地は第２のアドレスメモリ１８ｂに結合
され、適宜指令により記憶番地がシフ・されるようにし
てなる。This random access memory 16 is an address counter 1.
Writing and reading are controlled by address designation of 7, and this address counter 17 has first and second addresses.
The memory addresses from the address memories 18a and 18b are coupled, the output of the second address memory 18b is coupled to the first address memory 18a, and the memory address of the address counter 17 is coupled to the second address memory 18b. Then, the memory address is shifted according to an appropriate command.

前記記憶装置１１は、スター・指令で十ッ・されるフリ
ソプフロップ回路１９のセット時出力信号で出力指令の
与えられ順次情報を直列に出力するもので、その出力桁
から１桁前の位置に区切りコードがあるか否かを検出し
区切りコード丁Ｅ」があれば検出信号を１桁前の位置か
ら取り出すように設定される。The storage device 11 sequentially outputs information in series when an output command is given by the output signal when the Frisop flop circuit 19 is set, which is set by the star command, and the position one digit before the output digit is output. It is set to detect whether or not there is a delimiter code in , and if there is a delimiter code "E", the detection signal is taken out from the position one digit before.

この区切りコート丁Ｅ」の検出信号はオア回路２０およ
び遅延回路２１に結合され、遅延回路２１の出力信号は
上記オア回路２０およびフリツプフロツプ回路１９０セ
ット時出力信号と共にアンド回路２２に結合する。The detection signal of this "delimiter court E" is coupled to an OR circuit 20 and a delay circuit 21, and the output signal of the delay circuit 21 is coupled to an AND circuit 22 together with the set output signal of the OR circuit 20 and flip-flop circuit 190.

また、遅延回路２１の出力信号はインバータ５６に結合
され、このインバータ５６出力でアンド回路１３のゲー
ト制御を行なう。Further, the output signal of the delay circuit 21 is coupled to an inverter 56, and the gate of the AND circuit 13 is controlled by the output of the inverter 56.

上記アンド回路２２の出力信号はフリップフロツプ回路
２３０セット端子に供給すると共に、アドレスカウンタ
１７および第１のアドレスメモリ１８ａに指令を与え、
第２のアドレスメモリ１８ｂの記憶番地をアドレスカウ
ンタ１７および第１のアドレスメモリ１８ａにシフト記
憶させるようにする。The output signal of the AND circuit 22 is supplied to the set terminal of the flip-flop circuit 230, and also gives commands to the address counter 17 and the first address memory 18a.
The memory address of the second address memory 18b is shifted and stored in the address counter 17 and the first address memory 18a.

そして、フリツプフロップ回路２３０セット時出力は、
オア回路２４を介してアドレスカウンタ１７にカウント
指令として与える。And the output when the flip-flop circuit 230 is set is:
It is given as a count command to the address counter 17 via the OR circuit 24.

また、記憶装置１１からの記憶情報［Ａ−、ｒＢＪの出
力信号は、オア回路２５に結合され、このオア回路２５
の出力信号は終了検知回路２６に与える。Further, the output signals of the storage information [A-, rBJ from the storage device 11 are coupled to the OR circuit 25, and the OR circuit 25
The output signal is given to the end detection circuit 26.

すなわち、この終了検知回路２６では記憶装置１１かも
の演算のための数値情報出力が全て終了した時に検知出
力信号を発生し、この信号は減算指令（ＳｕＢ）と共に
アンド回路２７に与えると共に、遅延回路２８に供給し
、この遅延回路２８の出力信号はさらに遅延回路２９お
よびアンド回路３１に供給しまた前記アンド回路２７と
出力信号と共にオア回路３０に供給する。That is, this end detection circuit 26 generates a detection output signal when all the numerical information output for the calculation of the memory device 11 is completed, and this signal is given to the AND circuit 27 together with the subtraction command (SuB), and is also sent to the delay circuit. The output signal of this delay circuit 28 is further supplied to a delay circuit 29 and an AND circuit 31, and is also supplied to an OR circuit 30 together with the AND circuit 27 and the output signal.

そして、遅延回路２９の出力信号はアンド回路３１の出
力信号と共にオア回路３２に供給し、このオア回路３２
の出力信号はフリツプフロッ７回路１９，２３にリセッ
ト指令として与え、またフリップフロップ回路３３にセ
ント指令として与える。The output signal of the delay circuit 29 is then supplied to the OR circuit 32 together with the output signal of the AND circuit 31.
The output signal is given to the flip-flop circuits 19 and 23 as a reset command, and to the flip-flop circuit 33 as a cent command.

このフリップフロツプ回路３３０セット時出力信号は、
前記ランダムアクセスメモリ１６かもの読み出し信号の
与えられるアンド回路３４にゲート信号として与え、こ
のアンド回路３４からの出力信号は前記オア回路１２に
供給する。The output signal when this flip-flop circuit 330 is set is:
The read signal from the random access memory 16 is applied as a gate signal to an AND circuit 34 to which all read signals are applied, and the output signal from the AND circuit 34 is applied to the OR circuit 12.

また、このクリップフロツプ回路３３のセット時出力信
号は、ランダムアクセスメモリ１６にリード指令として
与え、さらにオア回路３５に結合する。The set output signal of the clip-flop circuit 33 is given to the random access memory 16 as a read command, and is further coupled to the OR circuit 35.

このオア回路３５の出力端にはインバータ３６が接続さ
れ、このインバータ３６の出力信号はアンド回路３７に
ゲート信号を与え、加減算機１５から得られるキャリー
Ｃ、ボローＢ信号を循環し桁上げ加減算するようにする
。An inverter 36 is connected to the output terminal of this OR circuit 35, and the output signal of this inverter 36 gives a gate signal to an AND circuit 37, which circulates the carry C and borrow B signals obtained from the adder/subtractor 15 and performs carry addition/subtraction. Do it like this.

上記加減算機１５からのキャリー、ボロー信号はアンド
回路３８を介してカウンタ３９で計数されるもので、こ
のカウンタ３９は前記オア回路２０からの出力信号でリ
セットされる。The carry and borrow signals from the adder/subtractor 15 are counted by a counter 39 via an AND circuit 38, and this counter 39 is reset by the output signal from the OR circuit 20.

このオア回路２０からの出力信号は、オア回路３５にも
結合される。The output signal from this OR circuit 20 is also coupled to an OR circuit 35.

アンド回路３８はオア回路３０の出力端に接続したイン
バータ４０の出力信号でゲート制御される。The AND circuit 38 is gate-controlled by the output signal of an inverter 40 connected to the output terminal of the OR circuit 30.

フリツプフロツプ回路３３０セット時出力信号は、さら
にアンド回路４１および遅延回路４２に供給され、この
遅延回路４２の出力端に接続したインバータ４３の出力
信号でアンド回路４１のゲートを開く。The set output signal of flip-flop circuit 330 is further supplied to AND circuit 41 and delay circuit 42, and the gate of AND circuit 41 is opened by the output signal of inverter 43 connected to the output terminal of delay circuit 42.

すなわち、クリップフロツプ回路３３が七ツ・された時
にアンド回路４１からパルス状の出力信号を得るもので
、このアンド回路４１の出力信号はカウンタ３９の計数
値信号が結合されるアンド回路４４にゲート信号として
結合し、前記アンド回路４１でパルス状の出力信号が得
られた時、アンド回路４４を開きカウンタ３９の計数値
信号をオア回路１４に結合する。That is, when the clip-flop circuit 33 is turned off, a pulse-like output signal is obtained from the AND circuit 41, and the output signal of the AND circuit 41 is sent as a gate signal to the AND circuit 44 to which the count value signal of the counter 39 is coupled. When the AND circuit 41 obtains a pulse-like output signal, the AND circuit 44 is opened and the count signal of the counter 39 is coupled to the OR circuit 14.

上記遅延回路４２の出力信号は、さらにアンド回路４５
および遅延回路４６に与え、遅延回路４６の出力端に接
続したインバータ４７の出力信号でアンド回路４５のゲ
ートを開く。The output signal of the delay circuit 42 is further transmitted to an AND circuit 45.
The output signal of the inverter 47 connected to the output terminal of the delay circuit 46 is applied to the delay circuit 46 to open the gate of the AND circuit 45.

そして、アンド回路４５の出力信号は、前記遅延回路２
１の出力信号と共にオア回路４９に結合し、加減算機１
５に１６進演算指令として与えるものであり、またアン
ド回路５０に結合する。The output signal of the AND circuit 45 is the output signal of the delay circuit 2.
1 to the OR circuit 49 together with the output signal of the adder/subtractor 1.
5 as a hexadecimal operation command, and is also coupled to the AND circuit 50.

このアンド回路５０にはフリツプフロツプ回路５１リセ
ット時出力信号を結合するもので、アンド回路５０の出
力は加減算機１５にオア回路１４を介して「−１」指令
として与える。The output signal of the flip-flop circuit 51 upon resetting is coupled to the AND circuit 50, and the output of the AND circuit 50 is applied to the adder/subtractor 15 via the OR circuit 14 as a "-1" command.

フリツプフロツプ回路５１は、遅延回路２８の出力信号
Ｄ１、加減算機１５からのボロ一信号Ｂ、さらに減算指
令（ＳｕＢ）の結合されるアンド回路５２の出力信号で
セットされ、スタート指令でリセットされるものである
。The flip-flop circuit 51 is set by the output signal D1 of the delay circuit 28, the boro-1 signal B from the adder/subtractor 15, and the output signal of the AND circuit 52 to which the subtraction command (SuB) is combined, and is reset by the start command. It is.

また、加減Ｘｉ１５のキャリーおよびボロー検出端には
インバータ５３が接続され、このインバータ５３の出力
は減算指令（ＳｕＢ）と共にオア回路５４に供給し、こ
のオア回路５４の出力信号はアンド回路３１にゲート信
号として結合する。Further, an inverter 53 is connected to the carry and borrow detection terminals of the addition/subtraction Xi 15, and the output of this inverter 53 is supplied to an OR circuit 54 together with a subtraction command (SuB), and the output signal of this OR circuit 54 is gated to an AND circuit 31. Combine as a signal.

また、遅延回路４６の出力信号は、さらに遅延回路５５
に結合し、この遅延回路５５の出力信号はフリツプ７ロ
ツプ回路３３をリセットするようにしてなる。Further, the output signal of the delay circuit 46 is further transmitted to a delay circuit 55.
The output signal of the delay circuit 55 is configured to reset the flip-flop circuit 33.

さらにオア回路３２の出力信号はアドレスカウンタ１７
Ｋ第１のアドレスメモリ１８ａの内容にプリセットする
指令を、また第２のアドレスメモリ１８ｂにその時のア
ドレスカウンタ１７の計数値の記憶指令を与える。Furthermore, the output signal of the OR circuit 32 is sent to the address counter 17.
A command is given to preset the contents of the K first address memory 18a, and a command is given to the second address memory 18b to store the count value of the address counter 17 at that time.

すなわち、上記のように構成される装置において、例え
ば情報「１２３Ｅ６」と「４５６Ｅ５」の加算を行なう
場合には、記憶装置１１の情報ｒＡＪ、「Ｂ」として上
記加算数値情報を入力させる。That is, in the apparatus configured as described above, when adding the information "123E6" and "456E5", for example, the above-mentioned addition value information is inputted as the information rAJ, "B" in the storage device 11.

この状態でスター・指令を与えると、クリップフロツプ
回路１９がセットされ、記憶装置１１に出力指令を与え
てシフ・を開始する。When a star command is given in this state, the clip-flop circuit 19 is set, and an output command is given to the storage device 11 to start shifting.

そして、この記憶装置１１の出力桁から１桁前に区切り
コードｒＥＪがシフトされた時、すなわち記憶装置１１
から情報ｒＡＪ、ｒＢＪが出力される状態となった時に
、オア回路２０から出力信号が得られ、キャリー、ボロ
ーのカウンタ３９をリセットし、また記憶装置１１出力
桁から区切りコード「Ｅ」の情報出力が得られる時、す
なわち遅延回路２１の出力信号発生によりアンド回路２
２から出力信号が取り出され、フリツプフロツプ回路２
３をセットし、第２のアドレスメモリ１８ｂの記憶番地
をアドレスカウンタ１７および第１のアドレスメモリ１
８ａに移す。Then, when the delimiter code rEJ is shifted one digit before the output digit of this storage device 11, that is, when the storage device 11
When the information rAJ and rBJ are output from the OR circuit 20, an output signal is obtained from the OR circuit 20, the carry/borrow counter 39 is reset, and the information of the delimiter code "E" is output from the output digit of the storage device 11. is obtained, that is, when the output signal of the delay circuit 21 is generated, the AND circuit 2
2, the output signal is taken out from flip-flop circuit 2
3 and set the memory address of the second address memory 18b to the address counter 17 and the first address memory 1.
Move to 8a.

この場合、第２のアドレスメモリ１８ｂは、ランダムア
クセスメモリ１６０次に書き込むべき番地を記憶してい
るもので、これをアドレスカウンタ１７に移すことによ
り、ランダムアクセスメセリ１６に結合される情報の記
憶番地を指定し、その指定番地はフリツプフロツプ回路
２３０セットに伴なうカウント指令により順次歩進され
るものである。In this case, the second address memory 18b stores the address to be written next to the random access memory 160, and by transferring this to the address counter 17, the second address memory 18b stores the address to be written next to the random access memory 16. An address is designated, and the designated address is sequentially incremented by a count command accompanying the flip-flop circuit 230 set.

そして、記憶装置１１からの情報ｒＡＪ、「Ｂ」の出力
に伴ない加減算機１５で演算され、その演算結果がラン
ダムアクセスメモリ１６に書き込み記憶される。Then, in accordance with the output of the information rAJ and "B" from the storage device 11, the adder/subtractor 15 performs an operation, and the result of the operation is written and stored in the random access memory 16.

すなわち、前記「１２３Ｅ６ｊと「４５６Ｅ５」の加算
結果ｒ５７９Ｅ１ｊがランダムアクセスメモリ１６に書
き込まれる。That is, the addition result r579E1j of "123E6j" and "456E5" is written into the random access memory 16.

この場合、上記加算過程においてキャリー信号が発生し
ないので、カウンタ３９の計数値は「０」である。In this case, since no carry signal is generated during the addition process, the count value of the counter 39 is "0".

このようにして記憶装置１１からの演算情報の出力が終
了すると、終了検知回路２６から検知出力が得られ、遅
延回路２８．２９を介してオア回路３２に信号が結合さ
れる。When the output of the calculation information from the storage device 11 is completed in this manner, a detection output is obtained from the completion detection circuit 26, and the signal is coupled to the OR circuit 32 via the delay circuits 28 and 29.

すなわち、加減算機１５による演算およびランダムアク
セスメモリ１６に対する書き込みが終了した時点でオア
回路３２から出力信号が得られ、前記フリツプフロツプ
回路１９，２３をリセットし、フリツプフロツプ回路３
３をセットする。That is, when the calculation by the adder/subtractor 15 and the writing to the random access memory 16 are completed, an output signal is obtained from the OR circuit 32, and the flip-flop circuits 19 and 23 are reset.
Set 3.

同時にアドレスカウンタ１７の最終指定番地を第２のア
ドレスメモリ１８ｂに記憶させ、次の指定番地の始端を
記憶させろと共に、第１のアドレスメモリ１８ａの記憶
番地でアドレスカウンタ１７をプリセットし、このアド
レスカウンタ１１で上記演算結果の記憶先頭番地を指定
するようにする。At the same time, the last designated address of the address counter 17 is stored in the second address memory 18b, and the start end of the next designated address is stored, and the address counter 17 is preset with the storage address of the first address memory 18a, and this address counter At step 11, the storage start address of the above calculation result is specified.

この場合、上記セットされたフリツプフロツプ回路３３
はランダムアクセスメモリ１６にリード指令を与え、且
つオア回路２４を介してアドレスカウンタ１７に歩進指
令を与えるので、ランダムアクセスメモリ１６から前記
演算結果ｒ５７９Ｅ］が順次読み出され、アンド回路３
４に結合される。In this case, the flip-flop circuit 33 set above
gives a read command to the random access memory 16 and also gives an increment command to the address counter 17 via the OR circuit 24, so the calculation results r579E] are sequentially read out from the random access memory 16, and the AND circuit 3
Combined with 4.

このアンド回路３４はフリツプフロツプ回路３３でゲー
トが開かれているので、上記読み出し情報ぱオア回路１
２を介して加減算機１５に再び結合される。Since the gate of this AND circuit 34 is opened by the flip-flop circuit 33, the above-mentioned read information power circuit 1
2 to the adder/subtractor 15.

この場合、フリツプフロツプ回路３３０セットと共にア
ンド回路４１から遅延回路４２の遅延時間に相当する１
デイジットタイムの間出力信号が得られアンド回路４４
のゲートが開かれる。In this case, along with the flip-flop circuit 330 set, one
During the digit time, an output signal is obtained and the AND circuit 44
gate will be opened.

すなわち、ランダムアクセスメモリ１６から前記演算結
果のチェック情報が読み出される時に、カウンタ３９の
計数値が加減算機１５に結合されるようになり、演算結
果情報に対する新たなチェック情報作成が行なわれるも
のであるが、上記演算溝程においてはキャリーが発生し
ていないので、計数値「Ｏ」が結合され、前記演算結果
に対して加算される。That is, when the check information of the calculation result is read from the random access memory 16, the count value of the counter 39 is coupled to the adder/subtractor 15, and new check information for the calculation result information is created. However, since no carry occurs in the calculation interval, the count value "O" is combined and added to the calculation result.

したがって、上記演算結果「５７９ＥＩＪはそのままラ
ンダムアクセスメモリ１６に記憶されるようになる。Therefore, the above calculation result "579EIJ" is stored as is in the random access memory 16.

そして、この演算結果である数値情報「５７９Ｅ］Ｊぱ
前記入力情報の場合と同様に情報部の数値の加算結果（
５＋７＋９＝２１）の最小位桁数値「１」がチェック情
報とされるもので、このチェック情報により情報「５７
９ｊの伝送をチェックできると共に、この演算結果が正
解であることをチェックできるものである。Then, the numerical information “579E]J, which is the result of this calculation, is the result of addition of the numerical values in the information section (
5+7+9=21), the lowest digit value "1" is the check information, and this check information allows the information "57
It is possible to check the transmission of 9j, and also to check that the calculation result is correct.

また、記憶装置１１の情報ｒＡＪとして ｒｌ２３Ｅ６Ｊを、情報ｒＢＪとして 「４５８Ｅ７Ｊが存在する場合を想定し、加算指令が与
えられるとすると、上記同様にして加減算機１５で下記
のような加算が行なわれ、その結果がランダムアクセス
メモリ１６に記憶される。Further, assuming that rl23E6J exists as the information rAJ in the storage device 11 and "458E7J" as the information rBJ, and an addition command is given, the following addition is performed in the adder/subtractor 15 in the same manner as above, The results are stored in random access memory 16.

この場合、その加算過程において下から２桁目にキャリ
ーが加算される演算が行なわれるもので、そのキャリー
はインバータ４０の出力でゲートの開かれるアンド回路
３８を介してカウンタ３９に計数される。In this case, in the addition process, an operation is performed in which a carry is added to the second digit from the bottom, and the carry is counted by the counter 39 via the AND circuit 38 whose gate is opened by the output of the inverter 40.

そして、このカウンタ３９の計数値は終了検知回路２６
からの出力でフリツプフロツプ回路３３がセットされ、
上記演算結果 ［５８１Ｅ３Ｊがランダムアクセスメモリ１６から読み
出され加減算機１５に加えられる時にアンド回路４４を
介して加算要素として同じく加減算機１５に加えられ、
チェック情報部に加算される。Then, the count value of this counter 39 is determined by the end detection circuit 26.
The flip-flop circuit 33 is set by the output from
When the above calculation result [581E3J is read from the random access memory 16 and added to the adder/subtractor 15, it is also added to the adder/subtracter 15 as an addition element via the AND circuit 44,
Added to the check information section.

すなわち、加減算機１５でチェック情報部の（３十１）
の演算が行なわれ、再びランダムアクセスメモリ１６に
記憶される演算結果の新しい情報はｒ５８１Ｅ４Ｊとさ
れる。In other words, (31) of the check information section in the adder/subtractor 15
The calculation is performed, and the new information of the calculation result stored in the random access memory 16 is set as r581E4J.

すなわち（５＋８＋１−１４）から、このチェック情報
「４」は解答情ｌ「５８１Ｊの伝送チェック情報として
使用されると共に、演算結果の正誤チェックとしても使
用できるものである。That is, from (5+8+1-14), this check information "4" is used as the transmission check information for the answer information 1 "581J" and can also be used to check the correctness of the calculation result.

同様に の計算の場合にはキャリーが２回発生するのでその解答
数値情報は「１５９１Ｅ６Ｊとされる。In the case of a similar calculation, a carry occurs twice, so the answer numerical value information is set as "1591E6J."

また、減算の場合には減算指令（ＳｕＢ）が加えられて
いるもので、この状態で記憶装置１１に情報「４５６Ｅ
５Ｊｒ１２３Ｅ６Ｊがそれぞれ情報ｒＡＪ、ｒＢＪとし
て加えられ、この状態でスタート指令が与えられる。In addition, in the case of subtraction, a subtraction command (SuB) is added, and in this state, the information "456E" is stored in the storage device 11.
5Jr123E6J are added as information rAJ and rBJ, respectively, and a start command is given in this state.

そして、加減算機１５により の演算が行なわれ、ランダムアクセスメモリ１６に書き
込まれる。Then, the adder/subtractor 15 performs an operation and writes the result into the random access memory 16.

この場合、上記演算堝程においてボローが発生していな
いので、カウンタ３９の計数値が「０」であり、したが
って、フリップフロツプ回路３３がセットされた時には
アンド回路４４の出力情報は無く、上記演算結果 ｒ３３３Ｅ９Ｊが解答情報として記憶されるようになる
。In this case, since no borrow has occurred in the above calculation process, the count value of the counter 39 is "0". Therefore, when the flip-flop circuit 33 is set, there is no output information of the AND circuit 44, and the above calculation result is "0". r333E9J is now stored as answer information.

次に、記憶装置１１の情報ｒＡＪとして 「７８９Ｅ４ｊが記憶され、情報ｒＢＪとして「５９１
Ｅ５Ｊが記憶されて減算指令（ＳｕＢ）があることを想
定すると、スタート指令に伴ない加減算機１５で下記の
演算が行なわれる。Next, "789E4j" is stored as information rAJ in the storage device 11, and "591E4j" is stored as information rBJ.
Assuming that E5J is stored and there is a subtraction command (SuB), the following calculation is performed in the adder/subtractor 15 in response to the start command.

そして、下２桁目で最上位桁からボローを受けるように
なるもので、この演算過程で得られたボローはカウンタ
３９で計数記憶される。Then, the second lowest digit receives a borrow from the most significant digit, and the borrow obtained in this calculation process is counted and stored in the counter 39.

したがって、記憶装置１１からの情報出力が終了し、フ
リツプフロツプ回路３３がセットされた時、ランタムア
クセスメモリ１６から上記演算結果 「１９８Ｅ９Ｊと共にボロ一計数値「１」が加減算機１
５に循環結合され、上記チェック情報「９から「１」を
減算する演算が行なわれ、 １１９８Ｅ８ｊが解答情報として得られるようになる。Therefore, when the information output from the storage device 11 is completed and the flip-flop circuit 33 is set, the above operation result "198E9J" and the boro one count value "1" are stored in the adder/subtractor 1 from the random access memory 16.
5, and an operation is performed to subtract "1" from the check information "9", and 1198E8j is obtained as the answer information.

すなわち、数値情報の各桁数値の加算結果（１＋９＋８
）とチェック情報「８」が一致し、伝送情報チェック、
演算結果の正誤チェックが同時に行なわれるようになる
。In other words, the addition result of each digit of numerical information (1+9+8
) and check information "8" match, transmission information check,
The correctness of the calculation results is checked at the same time.

さらに の演算を行なうと、加減算機１５から得られる演算結果
は補数となる。When further calculations are performed, the calculation result obtained from the adder/subtractor 15 becomes a complement.

この場合には通常の演算過程でボローが１回発生すると
共に、最小位桁以上の桁からボローが要求される。In this case, a borrow occurs once during the normal calculation process, and a borrow is requested from the least significant digit or higher.

そして、最初のボローはカウンタ３９で計数されるもの
であるが、記憶装置１１からの出力終了と共に得られる
終了検知回路２６からの信号立ち上りによりアンド回路
３８のゲー・が閉じられるため、最上位桁で要求される
ボローはカウンタ３９で計数されない。The first borrow is counted by the counter 39, but since the gate of the AND circuit 38 is closed by the rising edge of the signal from the end detection circuit 26 that is obtained when the output from the storage device 11 ends, the most significant digit is counted by the counter 39. Borrows requested by the counter 39 are not counted.

しかし、このボロ一発生に対応して遅延回路２８かも出
力が得られ、減算指令が存在するため、アンド回路５２
から出力信号が得られフリツプフロツプ回路５１がセン
トされる。However, in response to this occurrence, the delay circuit 28 also outputs an output, and since there is a subtraction command, the AND circuit 52
An output signal is obtained from the flip-flop circuit 51 and sent to the flip-flop circuit 51.

したがって、アンド回路５０にゲート信号が与えられる
。Therefore, a gate signal is applied to AND circuit 50.

このため、終了検知回路２６から信号が立ち上り、ラン
ダムアクセスメモリ１６から上記演算結果「９９１ＥＯ
Ｊが加減算機１５に結合される時、コート丁Ｅ」に対応
して発生されるアンド回路４５の出力により「−１」の
情報が加減算機１５に加えられ、同時にこの加減算機１
５は「−１」演算を１６進状態に設定する。Therefore, a signal rises from the end detection circuit 26, and the above calculation result "991EO" is output from the random access memory 16.
When J is coupled to the adder/subtractor 15, information of "-1" is added to the adder/subtractor 15 by the output of the AND circuit 45 generated in response to "Court E";
5 sets the "-1" operation to hexadecimal state.

すなわち、コードｒＥＪが４ビットで構成されると、「
−１」情報結果によりコード変換が行なわれ、コード丁
Ｅ」がコート丁ｅ」とされる。In other words, if the code rEJ is composed of 4 bits, "
-1'' information result, code conversion is performed, and the code ``Code E'' is changed to the code ``Code e''.

同様に、カウンタ３９に計数されたボローによりチェッ
ク情報部の演算も行なわれ、加減算機１５で「９９１ｅ
９」の演算結果が得られ、ランダムアクセスメモリ１６
に記憶されるようになる。Similarly, the check information field is calculated based on the borrow counted by the counter 39, and the adder/subtracter 15 calculates "991e".
9" is obtained, and the random access memory 16
will be remembered.

この場合適宜（〇一９９１＝−９）の整数変換を行なっ
て記憶すると、後の演算および出力に効果的である。In this case, performing appropriate integer conversion (〇-1991=-9) and storing it is effective for later calculations and outputs.

又、この実施例では、情報を構成する各桁の数値の加算
結果を、チェック情報としたが、よりチェック能率を上
げる為、加算結果に特定数値を加算する事も考えられる
が、この場合でも、演算に伴い補正を行えば同様に実施
出来るものである。In addition, in this embodiment, the check information is the result of addition of the numerical values of each digit that constitutes the information, but in order to further improve the checking efficiency, it is possible to add a specific numerical value to the addition result, but even in this case, , it can be implemented in the same way if correction is made along with the calculation.

以上のようにこの発明によれば、数値情報の加減演算と
共に、その解答情報にチェック情報も付加形成され、し
かもこのチェック情報は単に情報伝送のチェックのため
に使用できるのみならず、加減演算結果の正誤チェック
も同時に行ない得るものであり、各種情報の演算集計処
理等に非常に大きな効果を発揮するものである。As described above, according to the present invention, check information is added to answer information in addition to addition/subtraction calculations on numerical information, and this check information can not only be used to check information transmission, but also as a result of addition/subtraction calculations. It is also possible to check the correctness or incorrectness of the information at the same time, and it is very effective in calculation and aggregation processing of various information.

以上この発明は上述記載の事項に限らず、其ノ要旨を逸
脱しない範囲で種々の応用が可能であることはもちろん
である。As mentioned above, it goes without saying that the present invention is not limited to the matters described above, and can be applied in various ways without departing from the gist thereof.

【図面の簡単な説明】[Brief explanation of the drawing]

添附図面はこの発明の一実施例に係る演算方式を説明す
るための構成図である。 １１・・・記憶装置、１５・・・・・・加減算機、１６
・・・ランダムアクセスメモリ、１７′・・・・・アド
レスカウンタ、１８ａ，１８ｂ・・・・・・アドレスメ
モリ、１９，２３，３３，５１・・・・・・フリツプフ
ロツプ回路、２１，２８，２９，４２，４６，５５・・
・・・・遅延回路、２６・・・・・・終了検知回路、３
９・・・・・・カウンタ。The accompanying drawing is a configuration diagram for explaining a calculation method according to an embodiment of the present invention. 11... Storage device, 15... Addition/subtraction machine, 16
... Random access memory, 17' ... Address counter, 18a, 18b ... Address memory, 19, 23, 33, 51 ... Flip-flop circuit, 21, 28, 29 ,42,46,55...
... Delay circuit, 26 ... End detection circuit, 3
9...Counter.

Claims (1)

【特許請求の範囲】[Claims] １ 加減演算すべき数値情報およびこの情報を構成する
各桁の数値の加算結果の最小位桁数値に基ずくチェック
情報を組み合わせ構成した複数の単位情報群が結合され
、この複数の単位情報群の情報部およびチェック情報部
をそれぞれ別系列で演算指令内容に応じて加減演算する
加減算機と、この加減算機に付属され上記情報部の加減
演算時に発生するキャリーあるいはボローを計数する計
数手段と、上記加減算機の演算結果である単位情報群を
読み出しそのチェック情報に対して上記計数手段の計数
結果を加減演算するチェック情報作成手段とを具備し、
上記加減演算された情報部と上記新たに作成されたチェ
ック情報との組み合わせで、演算された単位情報群が構
成されるようにしたことを特徴とする演算装置。1 A plurality of unit information groups composed of a combination of numerical information to be added and subtracted and check information based on the lowest digit value of the addition result of the numerical values of each digit composing this information are combined, and the plurality of unit information groups are combined. an adder/subtractor that performs addition/subtraction operations on the information section and the check information section in accordance with the contents of calculation instructions in separate series; a counting means attached to the adder/subtraction machine that counts carries or borrows that occur during addition/subtraction operations in the information section; comprising check information creation means for reading a unit information group which is the calculation result of the adder/subtractor and adding/subtracting the counting result of the counting means to the check information;
A calculation device characterized in that a calculated unit information group is constituted by a combination of the information part subjected to the addition/subtraction calculation and the newly created check information.