JPS58136151A - Error correction system - Google Patents
Error correction systemInfo
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- JPS58136151A JPS58136151A JP57018013A JP1801382A JPS58136151A JP S58136151 A JPS58136151 A JP S58136151A JP 57018013 A JP57018013 A JP 57018013A JP 1801382 A JP1801382 A JP 1801382A JP S58136151 A JPS58136151 A JP S58136151A
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- Japan
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- data
- circuit
- parity
- parity check
- retry
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、パリティチェック機能を有し、リトライ処理
が可能な転送装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transfer device that has a parity check function and is capable of retry processing.
従来、この樵の転送装置は、データのパリティを生成す
るパリティ発生回路及びパリティチェック回路及びリト
ライ制御回路から構成されている。Conventionally, this lumber transfer device includes a parity generation circuit that generates data parity, a parity check circuit, and a retry control circuit.
従来の装置について図面を参照して詳細に説明するに、
第1図は従来におけるこの種の装置の一例を示すブロッ
ク図である。To explain the conventional device in detail with reference to the drawings,
FIG. 1 is a block diagram showing an example of a conventional device of this type.
第1図において、送出データは、信号線aによってパリ
ティ発生回l#!!/に送られ、ノクリテイ発生回路l
で生成されたパリティビット(信号線b)と共に後段並
びにパリティチェック回路コに送出される。パリティチ
ェック回路−は、転送されてきたデータとパリティをチ
ェックし、ノ(リテイエラ一時でリトライ処理が可能な
時にリトライ要求信号線Cにより、リトライ制御回路3
にリトライ要求する。IJ )ライ制御回路3は、リト
ライ要求を受けてパリティエラーとなったデータを再度
後段並びにパリティチェック回路コに送出する。In FIG. 1, the sending data is sent to the parity generation circuit l#! via the signal line a. ! / and is sent to the node generation circuit l
It is sent to the subsequent stage and the parity check circuit together with the parity bit (signal line b) generated in . The parity check circuit checks the transferred data and parity, and sends a message to the retry control circuit 3 via the retry request signal line C when retry processing is possible due to a temporary retrieval error.
request a retry. IJ) In response to the retry request, the write control circuit 3 sends the data in which the parity error has occurred again to the subsequent stage and the parity check circuit.
しかしながら、従来の構成では、固定障害が生じている
転送路においては、リトライで再度データを転送しても
パリティエラーとなる欠点をもっていた。However, the conventional configuration has the drawback that a parity error occurs even if data is transferred again in a retry on a transfer path where a fixed failure has occurred.
本発明は従来の上記欠点を除去する為になされ友もので
あり、従って本発明の目的は、転送路でコ進″/″故陣
又は″O′″故障といった固定障害が発生した場合、パ
リティエラ一時のデータを反転して送出することにより
、パリティエラーを生じさせることなくデータを転送す
ることを可能とした新規なデータ転送方式を提供するこ
とにある。The present invention has been made in order to eliminate the above-mentioned drawbacks of the prior art, and therefore, it is an object of the present invention to solve the problem of parity error when a fixed failure occurs in the forwarding path, such as a forward failure or an failure. An object of the present invention is to provide a new data transfer method that makes it possible to transfer data without causing a parity error by inverting and transmitting temporary data.
本発明の上記目的は、パリティチェック機能を有し、パ
リティエラ一時にリトライ処理が可能な転送装置におい
て、パリティエラ一時でリトライ口」能な時に送信側に
再送出するデータを反転させるデータ反転回路を設け、
前記データを元のデータに戻すデータ反転回路を受信側
に設けたことを特許とするデータ転送装置、によって達
成される。The above-mentioned object of the present invention is to provide a data inversion circuit for inverting data to be retransmitted to the transmitting side when retry processing is possible at the time of parity error, in a transfer device having a parity check function and capable of retry processing at the time of parity error. ,
This is achieved by a patented data transfer device in which a data inverting circuit for returning the data to the original data is provided on the receiving side.
次に本発明をその良好な一実施例について図面を参照し
て詳細に説明する。Next, a preferred embodiment of the present invention will be explained in detail with reference to the drawings.
本発明の一実施例を示す第2図において、パリティ発生
回路/、パリティチェック回路コ及びリプライ制御回路
3の動作は第1図に示す従来装置と同様である。データ
反転回路亭、jは、リトライ要求信号Cがセットされる
と入力データを全て反転して出力し、リトライ安水信号
Cがセットされていないときには入力データをそのまま
出力する機能を持つ。In FIG. 2, which shows an embodiment of the present invention, the operations of the parity generation circuit, parity check circuit, and reply control circuit 3 are similar to those of the conventional device shown in FIG. The data inversion circuit tei, j has a function of inverting all the input data and outputting it when the retry request signal C is set, and outputting the input data as is when the retry amazine signal C is not set.
ここで、転送路のあるデータに7ビツート、−進@O′
″にクランプされる固定障害が生じたときには、本来コ
進゛/”であるべきデータが、ノ(リテイチェツク回路
−において10”となっている為にパリティエラーとな
る。この時、パリティチェック回路コはリトライ要求信
号線Cをセットし、これを受けてリトライ制御回路JF
iリトライデータを信号線aより送出してデータ反転回
路ダに入力させる。一方、データ反転回路ダはIJ )
ライ要求信号Cがセットされると入力データを全て反転
させるので、リトライデータは、反転した形で転送路/
θを伝搬し、データ反転回路SでMU反転されて、パリ
ティチェック回路−に入力される。即ち、リトライ制御
回路30入力がコ進°l”であるとき、転送路lθに2
進”onにクランプされる固定障害が発生していても、
転送路10では、データが反転している為に、コ進“O
″が正しい値となるので、データは、@θ″クランプ固
定障害を受けることなく、データ反転回路まに入力され
、そこで反転きれてコ進“/″がパリティチェック回路
コに入力され、パリティチェックエラーを回避すること
ができる。Here, the data with the transfer path has 7 bits, -adc@O'
When a fixed fault occurs that is clamped to ``, a parity error occurs because the data that should originally be ``/'' becomes 10'' in the parity check circuit. sets retry request signal line C, and in response to this, retry control circuit JF
The i retry data is sent from the signal line a and is input to the data inversion circuit. On the other hand, the data inversion circuit is IJ)
When the retry request signal C is set, all the input data is inverted, so the retry data is sent to the transfer path/in an inverted form.
θ is propagated, the MU is inverted by the data inverting circuit S, and the signal is input to the parity check circuit. That is, when the input to the retry control circuit 30 is co-progressive °l'', 2 is applied to the transfer path lθ.
Even if there is a fixed fault that clamps the
In the transfer path 10, since the data is inverted, the
Since `` is the correct value, the data is input to the data inverting circuit without suffering from the @θ'' clamp fixing failure, where it is successfully inverted and the co-digital ``/'' is input to the parity check circuit to perform the parity check. Errors can be avoided.
本発明には、以上説明したように、リトライ時に反転し
たデータを転送することにより、転送路の固定障害によ
るパリティエラーを回避でき、リトライ前データの代り
に、リトライ後のデータを使用することによって誤りを
訂正する効果がある。As explained above, the present invention can avoid parity errors caused by fixed failures in the transfer path by transferring inverted data at the time of retry, and by using data after retry instead of data before retry. It has the effect of correcting mistakes.
第1図は従来装置の一例を示すブロック図、第一図は本
発明の一実施例を示すブロック図である。
l・・・パリティ発生回路、−・・・パリティチェック
回路、3・・・リド2イ制御回路%”l’・・・データ
反転回路、a・・・転送データ信号線、b・・・パリテ
ィピット信号線、C・・・IJ )ライ安水信号線、d
、e・・・データ匍号線。
特許出願人 日本電気株式会社
代理人 弁理士熊谷 雄太部FIG. 1 is a block diagram showing an example of a conventional device, and FIG. 1 is a block diagram showing an embodiment of the present invention. l...Parity generation circuit, -...Parity check circuit, 3...Read 2i control circuit %"l'...Data inversion circuit, a...Transfer data signal line, b...Parity Pit signal line, C...IJ) Raisui signal line, d
, e...Data line line. Patent applicant: NEC Corporation Representative: Patent attorney Yutabe Kumagai
Claims (1)
エラーとなったデータを送出するリトライ処理が可能な
情報処理装置において、送受信両側にデータ反転回路を
設け、リトライ時に反転したデータを送出し、受信側で
該データを再度反転させてパリティチェックを行なうこ
とを特徴とする誤り訂正方式。In an information processing device that has a parity check function and is capable of retry processing that sends out data that has a parity error at one time, a data inversion circuit is provided on both the transmitting and receiving sides, and data inverted at the time of retry is sent out, and the receiving side An error correction method characterized by inverting the data again and performing a parity check.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57018013A JPS58136151A (en) | 1982-02-06 | 1982-02-06 | Error correction system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57018013A JPS58136151A (en) | 1982-02-06 | 1982-02-06 | Error correction system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58136151A true JPS58136151A (en) | 1983-08-13 |
Family
ID=11959781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57018013A Pending JPS58136151A (en) | 1982-02-06 | 1982-02-06 | Error correction system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58136151A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7167937B2 (en) | 2002-03-01 | 2007-01-23 | Nec Electronics Corporation | Bus system |
JP2008098901A (en) * | 2006-10-11 | 2008-04-24 | Denso Corp | Data communication system |
US7573852B2 (en) | 2001-10-15 | 2009-08-11 | Samsung Electronics Co., Ltd | Transmitting/receiving apparatus and method for packet retransmission in a mobile communication system |
JP2014135580A (en) * | 2013-01-09 | 2014-07-24 | Mitsubishi Electric Corp | Plant monitoring control system |
-
1982
- 1982-02-06 JP JP57018013A patent/JPS58136151A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7573852B2 (en) | 2001-10-15 | 2009-08-11 | Samsung Electronics Co., Ltd | Transmitting/receiving apparatus and method for packet retransmission in a mobile communication system |
US7167937B2 (en) | 2002-03-01 | 2007-01-23 | Nec Electronics Corporation | Bus system |
JP2008098901A (en) * | 2006-10-11 | 2008-04-24 | Denso Corp | Data communication system |
JP2014135580A (en) * | 2013-01-09 | 2014-07-24 | Mitsubishi Electric Corp | Plant monitoring control system |
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