JPS58123759A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58123759A JPS58123759A JP57005709A JP570982A JPS58123759A JP S58123759 A JPS58123759 A JP S58123759A JP 57005709 A JP57005709 A JP 57005709A JP 570982 A JP570982 A JP 570982A JP S58123759 A JPS58123759 A JP S58123759A
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- JP
- Japan
- Prior art keywords
- film
- difference
- fuse
- fusing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
+1) 発明の技術分野
本発明はヒユーズ型半導体記憶装置において、*にヒユ
ーズ材料としてポリシリコン膜を用いたヒユーズ型半導
体記憶装置く関する。
ーズ材料としてポリシリコン膜を用いたヒユーズ型半導
体記憶装置く関する。
(2)技術の背景
ヒユーズ型半導体記憶装置(以後ヒ凰−ズROMと省略
する)は電気的な接続回路を半導体装置にマトリックス
状に作りパルス等による過大電流により所定の部分を溶
断して回路を開くか、又は溶断せずに閉じ良ま\にして
おくかによりrIJ、[OJ。
する)は電気的な接続回路を半導体装置にマトリックス
状に作りパルス等による過大電流により所定の部分を溶
断して回路を開くか、又は溶断せずに閉じ良ま\にして
おくかによりrIJ、[OJ。
記u11を行なわせるものである。このためとニーズR
OMはその構造力!きわめて容易に作れ、この中でと をかニーズとして使用したもの、トランジスタの工 。
OMはその構造力!きわめて容易に作れ、この中でと をかニーズとして使用したもの、トランジスタの工 。
ミッタ、ベース、コレクタの各回路をF、−ズとして使
用したもの等がある〇 このヒユーズROMFiその構造が簡単であること−か
ら同一ビット数の半導体記憶装置とするのに、他のP−
ROMK比較して数倍、小さい面積で間に合わせること
が出来る利点をそなえているのが特徴であり、このヒユ
ーズROMt用いた代表的例を第1図に示す。X 1
%X 4は各々のピット線1であtJY1〜Y4は各々
のワード線2であり、ビット線とワード線によりマトリ
ックス状を形成し、その交点t−3゜4.5で示すヒ為
−ズで接続されている0;ズ==エニーこのヒユーズは
ポリシリコン 膜等の高濃度不純物を含んだもの、又は金属材料やダイ
オード、トランジスタ等で構成されているものが通常で
ある。
用したもの等がある〇 このヒユーズROMFiその構造が簡単であること−か
ら同一ビット数の半導体記憶装置とするのに、他のP−
ROMK比較して数倍、小さい面積で間に合わせること
が出来る利点をそなえているのが特徴であり、このヒユ
ーズROMt用いた代表的例を第1図に示す。X 1
%X 4は各々のピット線1であtJY1〜Y4は各々
のワード線2であり、ビット線とワード線によりマトリ
ックス状を形成し、その交点t−3゜4.5で示すヒ為
−ズで接続されている0;ズ==エニーこのヒユーズは
ポリシリコン 膜等の高濃度不純物を含んだもの、又は金属材料やダイ
オード、トランジスタ等で構成されているものが通常で
ある。
今たとえば、ピット線X1とワード線yit;iヒ2−
ズ3により、又ビット線X3とワード線Yxはと、−ズ
4の如く多数にわ九りそれぞれ接続されている時、この
様な状態は情報が[O6]であるとして、 ″一方ビッ
ト纏Xsとワード@’(sの間にパルス等による過大電
流を流しヒエーズ5を溶断させ、この間を開いた状態に
し、この様な状態の情報を反対にrlJの書き込みとす
る。
ズ3により、又ビット線X3とワード線Yxはと、−ズ
4の如く多数にわ九りそれぞれ接続されている時、この
様な状態は情報が[O6]であるとして、 ″一方ビッ
ト纏Xsとワード@’(sの間にパルス等による過大電
流を流しヒエーズ5を溶断させ、この間を開いた状態に
し、この様な状態の情報を反対にrlJの書き込みとす
る。
この様にヒーズROM/ri任意のマトリックスアレイ
の位置をそれぞれ溶断させ電気的に断線させるだけの構
造で原理的には至って簡単であり、多数のマトリックス
アレイを組む事により大きなビット数の配憶装置を作る
ことが出来る。
の位置をそれぞれ溶断させ電気的に断線させるだけの構
造で原理的には至って簡単であり、多数のマトリックス
アレイを組む事により大きなビット数の配憶装置を作る
ことが出来る。
(3)従来技術の問題点
現在用いられているヒエーズ材料として半導体装置内に
作り付けられるダイオード、トランジスタは別として配
線用材料としてのヒエ、−ズROMは主に11 アルミニウム膜又はポリシリコン膜であるが、一般に半
導体装置の配線に広く用いられているアルミニウムII
は電気伝導度が嵐すぎ、その為に過大なパル流を少なく
するために、溶断部のヒ為−ズ形状、特に巾を充分細く
する必要があり微細パターン形成及びフォトエツチング
精度向上の問題に及んで来る。
作り付けられるダイオード、トランジスタは別として配
線用材料としてのヒエ、−ズROMは主に11 アルミニウム膜又はポリシリコン膜であるが、一般に半
導体装置の配線に広く用いられているアルミニウムII
は電気伝導度が嵐すぎ、その為に過大なパル流を少なく
するために、溶断部のヒ為−ズ形状、特に巾を充分細く
する必要があり微細パターン形成及びフォトエツチング
精度向上の問題に及んで来る。
又溶断する電流を下げる他の方法として、アルミニウム
膜の厚みを減少させる方法があるが前記のヒエーズ形状
の形成時の必要な膜厚と外部配線とのコンタクトを取る
必要な膜厚とは異り同一膜厚で両者を満足させることは
出来ない。また膜厚を変えたとしても工程の増加9両者
のエツチング制御方法等の問題も出て来て統一点を見い
出し得ることはさら罠困離である。
膜の厚みを減少させる方法があるが前記のヒエーズ形状
の形成時の必要な膜厚と外部配線とのコンタクトを取る
必要な膜厚とは異り同一膜厚で両者を満足させることは
出来ない。また膜厚を変えたとしても工程の増加9両者
のエツチング制御方法等の問題も出て来て統一点を見い
出し得ることはさら罠困離である。
(4)発明の目的
本発明は以上の欠点を除去したものであり、その目的は
絶縁膜上の厚さの差で生じる熱伝導率の差を利用して段
差部分でヒ晶−ズ材のフローにより溶断させ、溶断電流
を少、声くすると共に回路パターンに占有するヒーズR
OMの面積を少さくしようとするものである。
絶縁膜上の厚さの差で生じる熱伝導率の差を利用して段
差部分でヒ晶−ズ材のフローにより溶断させ、溶断電流
を少、声くすると共に回路パターンに占有するヒーズR
OMの面積を少さくしようとするものである。
(5)発明の構成
即ち、ヒ為−ズROMにおいて、絶縁膜上に形成されて
溶断されるべきヒ1−ズ部分が、該絶縁膜上の段差の部
分に有って、該絶縁膜の厚さの相違による熱伝導率の差
で溶断させるもめである。
溶断されるべきヒ1−ズ部分が、該絶縁膜上の段差の部
分に有って、該絶縁膜の厚さの相違による熱伝導率の差
で溶断させるもめである。
(6)発明の実施例
以下本実施例を@2図により説明すると、tずシリコン
ウェハー6のPfi(100)100mK初期酸化膜7
をWetO!、1000℃でlj1!1程度付ける。次
に窓開きしゲート酸化膜8tHcf酸化により300〜
1000A’に付ける。ポリシリコン膜9t−減圧CV
D法等により400OAの膜厚を付けて窓開き及びバタ
ーニングを行う。このポリシリコン膜1とソース及びド
レインlO,tイオン注入法により1例えばA3を5X
10 dose、150&vで所定の濃度及び深さを
形成する。次KP8G膜11を全面に被膜としてかぶせ
ソート及びドレインの電極窓を開く。
ウェハー6のPfi(100)100mK初期酸化膜7
をWetO!、1000℃でlj1!1程度付ける。次
に窓開きしゲート酸化膜8tHcf酸化により300〜
1000A’に付ける。ポリシリコン膜9t−減圧CV
D法等により400OAの膜厚を付けて窓開き及びバタ
ーニングを行う。このポリシリコン膜1とソース及びド
レインlO,tイオン注入法により1例えばA3を5X
10 dose、150&vで所定の濃度及び深さを
形成する。次KP8G膜11を全面に被膜としてかぶせ
ソート及びドレインの電極窓を開く。
次にアルミニウム膜12を配線材料としてパターニング
して最後KPSG膜14t−全体く被膜としてかぶせ完
成させる@この時の溶断されるべきヒ瓢−ズ部分13#
i最後のP80IEKよりかぶせられて。
して最後KPSG膜14t−全体く被膜としてかぶせ完
成させる@この時の溶断されるべきヒ瓢−ズ部分13#
i最後のP80IEKよりかぶせられて。
ヒーズROMとなり第1図の左側の素子は選択トランジ
スタのlliを示しえ。
スタのlliを示しえ。
上記のポリシリコン膜は減圧CVD法により400OA
の膜厚に付着−溶断されるべきヒ為−ズ部分の巾Wt2
.511m、長さ[10+mとした時、この時にポリシ
リコン膜のヒエーズに100mWのパルス電流t10μ
S流すことにより容易に溶断が行われ任意の位置のプロ
グラミングが可能となる。
の膜厚に付着−溶断されるべきヒ為−ズ部分の巾Wt2
.511m、長さ[10+mとした時、この時にポリシ
リコン膜のヒエーズに100mWのパルス電流t10μ
S流すことにより容易に溶断が行われ任意の位置のプロ
グラミングが可能となる。
1+、本発明の特徴とする所は、絶縁膜上に形成され友
溶断されるべきヒエーズの部分が絶縁膜の上段と下段と
の部分に分かれ上段の絶縁膜(主に8402)は膜厚が
厚いため比較的下段より熱伝導率が悪いため、ポリシリ
コン膜の粘性が熱によプ流動性が増し段差部より下段部
に向は流れる様に移動し溶断させていく方法が行われる
。さらに本発明では最上部に透明なP8Gガラス14が
被膜としてかぶせであるため溶断し九ポリシリコン膜が
周囲に飛散して悪影響を及ぼすことがなく、溶断した部
分は白濁して目視出来るため目視検査に#i好都合の条
件が得られるO @1図は本発明の1実施例を説明しヒエーズROMのと
ニーズ材料をポリシリコン膜に限定したが前述した如く
溶断されるべきヒエーズ部分が上段から下段に流動する
材料9例えばアルミニウム膜勢の金属材料を用いて形成
する場合に於ても本発明の及ぶ所である。
溶断されるべきヒエーズの部分が絶縁膜の上段と下段と
の部分に分かれ上段の絶縁膜(主に8402)は膜厚が
厚いため比較的下段より熱伝導率が悪いため、ポリシリ
コン膜の粘性が熱によプ流動性が増し段差部より下段部
に向は流れる様に移動し溶断させていく方法が行われる
。さらに本発明では最上部に透明なP8Gガラス14が
被膜としてかぶせであるため溶断し九ポリシリコン膜が
周囲に飛散して悪影響を及ぼすことがなく、溶断した部
分は白濁して目視出来るため目視検査に#i好都合の条
件が得られるO @1図は本発明の1実施例を説明しヒエーズROMのと
ニーズ材料をポリシリコン膜に限定したが前述した如く
溶断されるべきヒエーズ部分が上段から下段に流動する
材料9例えばアルミニウム膜勢の金属材料を用いて形成
する場合に於ても本発明の及ぶ所である。
(η 発明の詳細
な説明した如く、初期酸化膜の厚いフィールド酸化膜に
対しゲート酸化膜の薄い酸化膜の両者の熱伝導率を利用
してその段差部分で溶断させた場合粘性の相違により従
来の約半分の消費電力で行え、さらに溶断個所が縦形で
あるためピーズ80M等パターンレイアウトで面積を縮
少出来る利点がある。
対しゲート酸化膜の薄い酸化膜の両者の熱伝導率を利用
してその段差部分で溶断させた場合粘性の相違により従
来の約半分の消費電力で行え、さらに溶断個所が縦形で
あるためピーズ80M等パターンレイアウトで面積を縮
少出来る利点がある。
第1図はヒエーズROMの代表的な記憶装置を示した構
成図であり、第2図社本実施例で一点鎖線左側に選択ト
ランジスタを示しそれに接続されるヒーズROMを右側
に示した断面図である。 1:ビット纏、2;ワード線、3,4,5 ;ヒエーズ
。 6:シリコンウェハー、7;初期酸化膜、8;ゲート酸
化膜、9;ポリシリコン膜、1o;ゲート、ドレイン領
域、11,14 ; P8G膜* 13;ヒ’−ス溶断
部〇特許出願人 富士通株式会社
成図であり、第2図社本実施例で一点鎖線左側に選択ト
ランジスタを示しそれに接続されるヒーズROMを右側
に示した断面図である。 1:ビット纏、2;ワード線、3,4,5 ;ヒエーズ
。 6:シリコンウェハー、7;初期酸化膜、8;ゲート酸
化膜、9;ポリシリコン膜、1o;ゲート、ドレイン領
域、11,14 ; P8G膜* 13;ヒ’−ス溶断
部〇特許出願人 富士通株式会社
Claims (1)
- ヒーーズ型の半導体記憶装置において、絶縁膜上に形成
されて溶断されるべきしニーズ部分が、#絶縁膜型の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57005709A JPS58123759A (ja) | 1982-01-18 | 1982-01-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57005709A JPS58123759A (ja) | 1982-01-18 | 1982-01-18 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58123759A true JPS58123759A (ja) | 1983-07-23 |
JPH0343788B2 JPH0343788B2 (ja) | 1991-07-03 |
Family
ID=11618639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57005709A Granted JPS58123759A (ja) | 1982-01-18 | 1982-01-18 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58123759A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0241046A2 (en) * | 1986-04-11 | 1987-10-14 | Nec Corporation | Semiconductor device having fuse-type memory element |
JPH0392602U (ja) * | 1990-01-11 | 1991-09-20 | ||
US5420456A (en) * | 1992-04-02 | 1995-05-30 | International Business Machines Corporation | ZAG fuse for reduced blow-current application |
US5814876A (en) * | 1994-08-10 | 1998-09-29 | Motorola, Inc. | Semiconductor fuse devices |
US6040615A (en) * | 1997-11-20 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with moisture resistant fuse portion |
JP2007073576A (ja) * | 2005-09-05 | 2007-03-22 | Fujitsu Ltd | ヒューズ素子及びその切断方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617060A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
JPS5633853A (en) * | 1979-08-28 | 1981-04-04 | Nec Corp | Semiconductor device |
-
1982
- 1982-01-18 JP JP57005709A patent/JPS58123759A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617060A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
JPS5633853A (en) * | 1979-08-28 | 1981-04-04 | Nec Corp | Semiconductor device |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0241046A2 (en) * | 1986-04-11 | 1987-10-14 | Nec Corporation | Semiconductor device having fuse-type memory element |
JPH0392602U (ja) * | 1990-01-11 | 1991-09-20 | ||
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JP2007073576A (ja) * | 2005-09-05 | 2007-03-22 | Fujitsu Ltd | ヒューズ素子及びその切断方法 |
JP4480649B2 (ja) * | 2005-09-05 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | ヒューズ素子及びその切断方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0343788B2 (ja) | 1991-07-03 |
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