JPS5812186A - Information processor - Google Patents
Information processorInfo
- Publication number
- JPS5812186A JPS5812186A JP56108300A JP10830081A JPS5812186A JP S5812186 A JPS5812186 A JP S5812186A JP 56108300 A JP56108300 A JP 56108300A JP 10830081 A JP10830081 A JP 10830081A JP S5812186 A JPS5812186 A JP S5812186A
- Authority
- JP
- Japan
- Prior art keywords
- address
- tlb
- logical
- logical address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
本発＠は、プログラムにより与えられるアドレスと実際
の主記憶装置上におけるアドレスを対にして持つアドレ
ス変換対バッファを有する情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing device having an address translation pair buffer that has a pair of addresses given by a program and addresses on an actual main memory device.
アドレス変換対バッフ１（以下ＴＬＢと略す）ハ論理ア
ドレスと実アドレスを対にして持つ変換テーブルであり
、以前に変換されたことのある論理アドレスとそれに対
応する実アドレスを登録しておくことによって、処理装
置は該論理アドレスに対する最初のアクセスに対しての
み主記憶装置（以下ＭＳと略す）上の変換テーブルｌ参
照すれば良く、その後の骸論理アドレスに対するアクセ
スはＴＬＢから直接実アドレスを得【行なうことによっ
てアドレス変換に要する時間を減らすことができる。Address translation pair buffer 1 (hereinafter abbreviated as TLB) is a translation table that has logical addresses and real addresses as pairs, and can be used by registering previously translated logical addresses and their corresponding real addresses. , the processing device only needs to refer to the conversion table l on the main memory (hereinafter abbreviated as MS) for the first access to the logical address, and for subsequent accesses to the skeleton logical address, obtains the real address directly from the TLB [ By doing so, the time required for address translation can be reduced.
このＴＬＢをアクセスするためのアドレスを保持してい
るＴＬＢアドレスレジスタに障害が発生した時は、この
アドレスがＴＬＥの４１１１１１に用いられて誤った実
アドレスが読出される可能性がある。このため、この場
合には即座に処理が中断され割り込み処理ルーチンを経
て再試行を行うのが通常であるが、再試行が不成功の場
合は処還り続行を停止する。When a failure occurs in the TLB address register that holds the address for accessing this TLB, there is a possibility that this address will be used for TLE 411111 and an incorrect real address will be read. Therefore, in this case, the process is normally interrupted immediately and a retry is made via the interrupt processing routine, but if the retry is unsuccessful, the process is terminated and the process is stopped.
しかるに本発明の目的は、ＴＬＢアドレスレジスタの障
害によっても処理の続行を可能とする情報処［１８Ｉ置
を提供する゛ことにある。However, an object of the present invention is to provide an information processing system that allows processing to continue even in the event of a failure in the TLB address register.
本発明は、論理アドレスレジスタとＴＬＥの内容との比
較において、ＴＬＢアドレスレジスタの誤り検出をその
比較条件に用いる。即ち。The present invention uses TLB address register error detection as a comparison condition when comparing the logical address register and the contents of the TLE. That is.
ＴＬＢアドレスレジスタＫ１１ｌｊりが検出されず。TLB address register K11lj was not detected.
かつ論理アドレスレジスタの内容とＴＬＢの内容が一致
した時のみ、一致信号を送出する。これにより、ＴＬＢ
アドレスレジスタの内容に障害が発生した時も論理アド
レスレジスタとＴＬＢの不一致と見なしてＴＬＢを用い
ず、処理を続行することな可能とする。And only when the contents of the logical address register and the contents of the TLB match, a match signal is sent out. This allows T.L.B.
Even when a failure occurs in the contents of an address register, it is assumed that there is a mismatch between the logical address register and the TLB, and processing can be continued without using the TLB.
以下本発明の一実施例について説明する。An embodiment of the present invention will be described below.
図は本発明の一実施例を示す１０７２図である。図にお
いて、ＴＬＢ１５の各記憶位置１５ａ。The figure is a 1072 diagram showing an embodiment of the present invention. In the figure, each storage location 15a of the TLB 15.
１ｓｈにはそれぞれ論理アドレスとそれに対応した夷ア
ドレスが格納され【おり、上記論理アドレスおよび実ア
ドレスがそれぞれ記憶位置１５ａ、１５ｊへ格納される
ときの記憶位置は、ＴＬＢアドレスレジスタ１１が保持
するアドレスによって規定される。該ＴＬＢアドレスレ
ジスタ１１は論理アドレスの低位ビットを保持する。1sh stores a logical address and a corresponding address, and when the logical address and real address are stored in the storage locations 15a and 15j, respectively, the storage location is determined by the address held by the TLB address register 11. stipulated. The TLB address register 11 holds the lower bits of the logical address.
ＴＬＢアドレスレジスタ１１から読み出されたアドレス
は、ＷＡり検出器１４でチ凰ツクされる。The address read from the TLB address register 11 is checked by the WA error detector 14.
誤り検出器１４によって誤り検出がされず、かつ論理ア
ドレスレジスタ１２が保持する論理アドレスと記憶位置
１５ｇから読り出された論理アドレスとが一致した場合
、比較器１５はＩＩ ｔ５ｇ ｗ介しテアンドゲート１
６に一致信号を与える。しかし。If no error is detected by the error detector 14 and the logical address held by the logical address register 12 matches the logical address read from the storage location 15g, the comparator 15 performs a TEAND gate via II t5g w. 1
A match signal is given to 6. but.
誤り検出器１４によって誤りが検出された場合は。If an error is detected by the error detector 14.
論理アドレスレジスタ１２が保持する論理アドレスと記
憶装置ｊ５ａから読み出された論理アドレスの一致の如
何にかかわらず、また誤り検出器１４に、って誤りが検
出されず、論理アドレスレジスタ１２が保持する論理ア
ドレスと記憶位置１舅から読み出された論理アドレスの
比較が不一致。Regardless of whether the logical address held by the logical address register 12 matches the logical address read from the storage device j5a, no error is detected by the error detector 14, and the logical address register 12 holds the logical address. Comparison of the logical address and the logical address read from storage location 1 is inconsistent.
であった場合も、比較器１５はｌ１１５ｂを介してア。Even if it is, the comparator 15 outputs A via l115b.
ンドゲート１７に不一致信号を与える。A mismatch signal is given to the second gate 17.
これにより比較器１５から一致信号が得られた場合は、
記憶位置１Ｓｈから読み出された実アドレスはアンドゲ
ート１６およびオアゲー）１８％介して出力される。し
かし、″比較器１５で一致が得られない場合は、記憶位
置１ｓｂからの実アドレスは用いられず、論理アドレス
レジスタのアドレスをＭＳの変換テーブルを索引するこ
とＫより読み出された実アドレスがアンドゲート１７お
よびオアゲート１８１に介して出力される。If a matching signal is obtained from the comparator 15, then
The real address read from storage location 1Sh is output via AND gate 16 and OR gate 18%. However, if a match is not obtained in the comparator 15, the real address from storage location 1sb is not used, and the real address read from K It is output via AND gate 17 and OR gate 181.
従って％ＴＬＢアドレスレジスタ１１ Ｋ 障害が発生
し、この状態が続く場合でも、比較器１５からいつも不
一致信号が送出され、ＴＬＢ１５ｖ用いず、ＭＳ上の変
換テーブルを用いて処理を貌。Therefore, even if a failure occurs in the %TLB address register 11K and this condition continues, a mismatch signal is always sent from the comparator 15, and processing is performed using the conversion table on the MS without using the TLB 15v.
行できる。I can go.
なお、ＴＬＢアドレスレジスタ１１の内容を誤り検出器
１４でチ異ツクし、誤りを検出した場合は処理を続行し
ながら、この情報をレジスタ１９にセットし、保守情報
として用いることがで館る。Note that the contents of the TLB address register 11 are checked by the error detector 14, and if an error is detected, this information can be set in the register 19 and used as maintenance information while continuing processing.
以上のどと（１本発明によれば、ＴＬＢアドレスレジス
タ１１の障害は、従来の論理アドレスレジスタ１２とＴ
ＬＢの比較不一致と同様に指示されるので、あたかも比
較不一致の通常動作と同じように処理可能となる。(1) According to the present invention, the failure of the TLB address register 11 is caused by the failure of the conventional logical address register 12 and the TLB address register 11.
Since the instruction is given in the same way as for LB comparison mismatch, it can be processed in the same way as normal operation for comparison mismatch.
図は本発明の一実施例を示す１０７２図である。 図において １１・・・ＴＬＢアドレスレジスタ。 １２・・・論理アドレスレジスタ、 １５・・・アドレス変換対バッファ（ＴＬＢ）。 １４・・・誤り検出器、１５・・・比較器。 The figure is a 1072 diagram showing an embodiment of the present invention. In the figure 11...TLB address register. 12...Logical address register, 15...Address translation pair buffer (TLB). 14...Error detector, 15...Comparator.
Claims (1)
スと略す）を保持する論理アドレスレジスタと、咳論理
アドレスと実際の主記憶装置（以下ＭＳと略す）よＫお
けるアドレス（以下実アドレスと略す）を対にして持つ
アドレス変換対バッファ（以下ＴＬＢと略す）と、前記
論理アドレスの一部を用いて該ＴＬＢのアドレスと成し
これを保持するＴＬＢアドレスレジスタと、該ＴＬＢア
ドレスレジスタが保持するアドレスの−りを検出する誤
り検出手段を具備して、前記論理アドレスに対応する実
アドレスが前記ＴＬＢに格納されているか否かを判定す
る際に、前記論理アドレスレジスタのアドレスと前記Ｔ
ＬＢの論理アドレスを比較し前記誤り検出手段による検
出結果を含めて一致もしくは不一致信号を出力すること
により判断する比較手段と、諌比較手段からの一致信号
に応答して前記論理アドレスに対応するＴＬＢ内の実ア
ト′スを出力し、前記不一致信号に応答して前記論理ア
ドレスに対応する実アドレスｖｆＩＪ記ＭＳ上の変換テ
ーブルを索引して求め出力するための手段とからなる情
報処理装置。A logical address register that holds an address given by the program (hereinafter referred to as logical address), and a logical address and an address in the actual main memory (hereinafter referred to as MS) (hereinafter referred to as real address) are paired. an address translation pair buffer (hereinafter abbreviated as TLB), a TLB address register that uses a part of the logical address to form an address of the TLB and holds it, and a link between the addresses held by the TLB address register. an error detection means for detecting an error, and when determining whether or not a real address corresponding to the logical address is stored in the TLB, the address of the logical address register and the TLB;
a comparison means for comparing logical addresses of LBs and outputting a match or mismatch signal including the detection result by the error detection means; and a TLB corresponding to the logical address in response to a match signal from the comparison means. 1. An information processing device comprising: means for outputting a real address in an MS in response to the mismatch signal, and for indexing and outputting a conversion table on a real address VfIJ record MS corresponding to the logical address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108300A JPS5812186A (en) | 1981-07-13 | 1981-07-13 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108300A JPS5812186A (en) | 1981-07-13 | 1981-07-13 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812186A true JPS5812186A (en) | 1983-01-24 |
Family
ID=14481188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108300A Pending JPS5812186A (en) | 1981-07-13 | 1981-07-13 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812186A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145851A (en) * | 1984-08-09 | 1986-03-05 | Taiyo Shokai:Kk | Method and device for unrolling and storing of plastic film |
-
1981
- 1981-07-13 JP JP56108300A patent/JPS5812186A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145851A (en) * | 1984-08-09 | 1986-03-05 | Taiyo Shokai:Kk | Method and device for unrolling and storing of plastic film |
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