JPS58121851A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPS58121851A JPS58121851A JP57003255A JP325582A JPS58121851A JP S58121851 A JPS58121851 A JP S58121851A JP 57003255 A JP57003255 A JP 57003255A JP 325582 A JP325582 A JP 325582A JP S58121851 A JPS58121851 A JP S58121851A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- circuit
- vdo
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表示装置によって表示されているデータを受
信し、ハードコピー装置によってハードコピーを得るよ
りなシステムにおいて、表示装置から受信される東方式
によるビデオ信号(表示上の画素データダ1)を一旦バ
ツファメモリに記憶する過程におけLビデオ信号と受信
側より出力されるサンプリングクロックとを同期させる
ための同期回路に関する。
信し、ハードコピー装置によってハードコピーを得るよ
りなシステムにおいて、表示装置から受信される東方式
によるビデオ信号(表示上の画素データダ1)を一旦バ
ツファメモリに記憶する過程におけLビデオ信号と受信
側より出力されるサンプリングクロックとを同期させる
ための同期回路に関する。
第1図に表示装置とハードコピー装置との関係を示す0
ここで、送信側である表示装置としてのCRT iiか
ら受信側であるハードコピー装置/Jに、ハードコピー
をとるために必要な信号lSi供給する。この信号/j
は、CRT//の垂直方向の同期をとるための農家同期
信号■と、水平方向の同期をとるための水平同期信号肋
と、CRT//に表示される画素に対応したビデオ信号
VDOとの3つでなる。
ここで、送信側である表示装置としてのCRT iiか
ら受信側であるハードコピー装置/Jに、ハードコピー
をとるために必要な信号lSi供給する。この信号/j
は、CRT//の垂直方向の同期をとるための農家同期
信号■と、水平方向の同期をとるための水平同期信号肋
と、CRT//に表示される画素に対応したビデオ信号
VDOとの3つでなる。
ここでは、このような3つの信号が分離されたものであ
る信号送信方式について説明する。なお、他の信号伝送
方式として、コンポジットビデオ方式のように1つの信
号線に、画直同期信号■、水平同期信号回およびビデオ
信号■力の3つの信号を盛り込ませる送信方式もある。
る信号送信方式について説明する。なお、他の信号伝送
方式として、コンポジットビデオ方式のように1つの信
号線に、画直同期信号■、水平同期信号回およびビデオ
信号■力の3つの信号を盛り込ませる送信方式もある。
第コWJ(4)および俤)に、ビデオ信号VDOとCR
T上に表示されている状態との関係を示す。ビデオ信号
VDOが低論理レベル@l L jlの場合にCRT
//のli1面上の表示は輝度をもっていない状態であ
り、高論塩レベル″+、 H@の場合にCRT //の
画面上の表示で。
T上に表示されている状態との関係を示す。ビデオ信号
VDOが低論理レベル@l L jlの場合にCRT
//のli1面上の表示は輝度をもっていない状態であ
り、高論塩レベル″+、 H@の場合にCRT //の
画面上の表示で。
は輝度をもっている状態である。CRT iiによって
表がされる/画素に対する時間をT8とし、時間TI!
あるいは時間コ・TEだけ1.ビデオ信号匍が高レベル
111”をとれば、11!−図の)に示す如くほぼ円D
PIあるいはその一倍の長径を有する長円DP、が輝度
をもった状態でCRT //上に表示される。ここに示
すようなビデオ信号送信方式がNPZ方式といわわるも
のである。
表がされる/画素に対する時間をT8とし、時間TI!
あるいは時間コ・TEだけ1.ビデオ信号匍が高レベル
111”をとれば、11!−図の)に示す如くほぼ円D
PIあるいはその一倍の長径を有する長円DP、が輝度
をもった状態でCRT //上に表示される。ここに示
すようなビデオ信号送信方式がNPZ方式といわわるも
のである。
CRT //から送信される信号は垂直同期信号VD?
水平同期信号肋およびビデオ信号VDOの、71111
であるが、そのうちのビデオ信号VDOにおけるlブロ
ック分のjI&準信号に相当する水平同期信号器および
ビデオ信号VDOのタイ建ング関係を113図(4)お
よび(B)にホす。ここで、lプルツクとは一般的には
データを送受信する際の7つのデータのかたまりであり
、ここではCRT //上に1w面をつくる時の7水平
走査線中に含まれるデータ群であり、このデータ群の基
準信号となるのが水平同期信号HDである。通常、水平
同期信号器とビデオ信号VDOとは同一の発振器より得
ており同期関係にあるものである。
水平同期信号肋およびビデオ信号VDOの、71111
であるが、そのうちのビデオ信号VDOにおけるlブロ
ック分のjI&準信号に相当する水平同期信号器および
ビデオ信号VDOのタイ建ング関係を113図(4)お
よび(B)にホす。ここで、lプルツクとは一般的には
データを送受信する際の7つのデータのかたまりであり
、ここではCRT //上に1w面をつくる時の7水平
走査線中に含まれるデータ群であり、このデータ群の基
準信号となるのが水平同期信号HDである。通常、水平
同期信号器とビデオ信号VDOとは同一の発振器より得
ており同期関係にあるものである。
第亭図に、CRT//より送信されたビデオ信号VDO
をサンプリングする為の回路を系統的に示す。送信側で
あるCRT /lより送信される重置同期信号■。
をサンプリングする為の回路を系統的に示す。送信側で
あるCRT /lより送信される重置同期信号■。
水平同期信号臼およびビデオ信号獅を受信するバー )
” コに’−装置/3は、インターフェイス回路部lと
、ビデオ信号vDOをサンプ“リングする為のクロック
信号nを発生するクロック発生回路部とを含む。
” コに’−装置/3は、インターフェイス回路部lと
、ビデオ信号vDOをサンプ“リングする為のクロック
信号nを発生するクロック発生回路部とを含む。
本発明は、第7図に示したインターフェイス回路部lお
よびり四ツク発生団路コに関するものである。第3図(
4)および0)に示したように、水平同期信号血とビデ
オ信号vDOとは同期関係にあり、ビデオ信号VDOを
サンプリングする為には水平同期信号臼と同期したクロ
ック信号Nを発生させなければならない。そのようなり
ロック信号nを発生する回路として、通常第5図に示す
ようなりロック発生回路部がある。
よびり四ツク発生団路コに関するものである。第3図(
4)および0)に示したように、水平同期信号血とビデ
オ信号vDOとは同期関係にあり、ビデオ信号VDOを
サンプリングする為には水平同期信号臼と同期したクロ
ック信号Nを発生させなければならない。そのようなり
ロック信号nを発生する回路として、通常第5図に示す
ようなりロック発生回路部がある。
第3図において、TTLICで成る一つのナンド回路j
/ljλ、抵抗器jJ、コンデンサIりを水晶振動子Z
S等で構成される発!!回路に、水平同期入力端子St
から第3図(4)に示す水平同期信号器を入力する。
/ljλ、抵抗器jJ、コンデンサIりを水晶振動子Z
S等で構成される発!!回路に、水平同期入力端子St
から第3図(4)に示す水平同期信号器を入力する。
すると、出力端子!!からり田ツク信号3が得られる。
このようにして得られるクロック信−tMおよび水平同
期信号臼を第41iI@)および(4)に示す。しかし
ながら、このようにして得られたり四ツク信号nにおい
ては、水平同期信号器の立下り時点から、同期したクロ
ック信号nの最初のり四ツクの立下り時点までの時間T
□が安定しない。これは回路部品のばらつき、経時慶化
一温度変化等によるものである。ビデオ信号■ハの繰り
返し周波数が低ければ問題はないが、本例の場合ビデオ
信号VDOの周波数が数十MH,と高いため、サンプリ
ング時点が不安定となり、ハードコピー装置/3におけ
るハードコピー上での再現性が悪くなってしまう。
期信号臼を第41iI@)および(4)に示す。しかし
ながら、このようにして得られたり四ツク信号nにおい
ては、水平同期信号器の立下り時点から、同期したクロ
ック信号nの最初のり四ツクの立下り時点までの時間T
□が安定しない。これは回路部品のばらつき、経時慶化
一温度変化等によるものである。ビデオ信号■ハの繰り
返し周波数が低ければ問題はないが、本例の場合ビデオ
信号VDOの周波数が数十MH,と高いため、サンプリ
ング時点が不安定となり、ハードコピー装置/3におけ
るハードコピー上での再現性が悪くなってしまう。
本発明の目的は、上述した欠点に鑑み、安定したサンプ
リングを可能とする同期回路を提供、することにある。
リングを可能とする同期回路を提供、することにある。
以下図面に基づいて本発明の詳細な説明する。
第781に、本発明の一実施例を示す。ここで、7/は
CRT ii側より送信されるビデオ信号匍と同一周波
数のクロック信号CKを発生するクロック発生器、クコ
は多相クロック発生器、りJはCRT //側より送信
される水平同期信号臼と同期した多相クロックの7相分
を選択するクロック選択回路、りjはビデオ信号VDO
をサンプリングし、そのサンプリング出力信号を並列信
号から直列信号に変換する信号処理回路、り6は直並列
変換を行うのに必要なカウンタである。水平同期入力端
子り7に第3図(4)に示した水平同期信号器を入力し
て、クロック選択回路り3に供給すると共に、ビデオ入
力端子71にIB、7図Φ)に示したビデオ信号vDO
を入力して、信号処理回路り!に供給する。
CRT ii側より送信されるビデオ信号匍と同一周波
数のクロック信号CKを発生するクロック発生器、クコ
は多相クロック発生器、りJはCRT //側より送信
される水平同期信号臼と同期した多相クロックの7相分
を選択するクロック選択回路、りjはビデオ信号VDO
をサンプリングし、そのサンプリング出力信号を並列信
号から直列信号に変換する信号処理回路、り6は直並列
変換を行うのに必要なカウンタである。水平同期入力端
子り7に第3図(4)に示した水平同期信号器を入力し
て、クロック選択回路り3に供給すると共に、ビデオ入
力端子71にIB、7図Φ)に示したビデオ信号vDO
を入力して、信号処理回路り!に供給する。
クロック発生器りlで発生されるクロック信号CKカラ
多相り田ツク発生器7−で一つのクロック信号CKOお
よび(JL/を得る。クロック選択回路り3により、水
平同期信号器の信号状態に応じて一つのクロック信号C
KOおよびCK/のいずれか一方のクロック信号を選択
して、サンプリング用のクロック信号CKダとして信号
II!Ima路75に供給する。このクロック信号CK
dに基づいてビデオ信号vDOをサンプリングした後に
直並列信号変換して、亭ヒツト00〜D、でなるビデオ
データを表わす並列信号り9が信号処理回路75から得
られる。
多相り田ツク発生器7−で一つのクロック信号CKOお
よび(JL/を得る。クロック選択回路り3により、水
平同期信号器の信号状態に応じて一つのクロック信号C
KOおよびCK/のいずれか一方のクロック信号を選択
して、サンプリング用のクロック信号CKダとして信号
II!Ima路75に供給する。このクロック信号CK
dに基づいてビデオ信号vDOをサンプリングした後に
直並列信号変換して、亭ヒツト00〜D、でなるビデオ
データを表わす並列信号り9が信号処理回路75から得
られる。
第1図(4)〜(至)に、第7図において説明した各信
号のタイミング間係を示す。
号のタイミング間係を示す。
第9図に、第7図に示した同期回路の一具体例を示す。
ここで、多相り四ツク発生器クコは1つのインパータデ
lで成り、り曹ツク発生器りlによって発生されたクロ
ック信号CK(ビデオ信号VDOと同−周波数)から互
いにltO°位相の興なる一つのクロック信号CKOお
よびCK/を得る。移相しない一方のクロック信号CK
OをJ−にフリップ70ツブ(以下FFと称する“)デ
3のり四ツク入力端子CLKに、また、/100移相し
た他方のり資ツク信号CL/を別なJ −KFF 9に
のり■ツク入力端子CLKにそれぞれ供ぞれのクリア端
子CLRには水平同期信号血を共通に供給し1.それぞ
れのに入力端子を接地している。
lで成り、り曹ツク発生器りlによって発生されたクロ
ック信号CK(ビデオ信号VDOと同−周波数)から互
いにltO°位相の興なる一つのクロック信号CKOお
よびCK/を得る。移相しない一方のクロック信号CK
OをJ−にフリップ70ツブ(以下FFと称する“)デ
3のり四ツク入力端子CLKに、また、/100移相し
た他方のり資ツク信号CL/を別なJ −KFF 9に
のり■ツク入力端子CLKにそれぞれ供ぞれのクリア端
子CLRには水平同期信号血を共通に供給し1.それぞ
れのに入力端子を接地している。
水平同期信号回が低論理レベルから高論理レベルにレベ
ル変化するとき、J−KFFのクリアは解除される。そ
の水平同期信号肋が高レベルとなってから最初のクロッ
ク信号が人力されたJ −KFF!3あるいはデ3のい
ずれかのQ出力が高レベルになり、アンドゲート9りあ
るいはtVのどちらかのゲートが開く。このようにして
、aつのり四ツク信号のうち、水平同期信号独と同期の
とれた方が選択され、オアゲー) 10/を介してクリ
ック信号CK31として出力される。このクロック信号
CKりは直並列変換を行う為のカウンタ74に入力され
ると共に、ビデオ信号VDOをサンプリングするために
信号処理回路7jのビデオ信号サンプリング用のシフト
レジスタ///に供給する。このシフトレジスタ///
はサンプリングを行うと共に亭ビットの信号//3を出
力する。この信号//Jをラッチ回路//1に入力する
と共に、カウンタ71によって只の周波数にカウントダ
ウンされた信号/コlをラッチ回路//jtに入力する
と、ダビット単位の出力信号タデが得られる。なお、第
を図における各信号は、第を図(4)−〜(ト)のそれ
ぞれに対応する。このように動作する本同期団路の特徴
は、多相り窒ツク信号の発生および水平同期信IDに同
期した位相の選択につし1て、本回路例では一相(/I
t10位相)のクロックについて述べた。この場合、水
平同期信号四を基準にして、画像信号周期iの%の精度
で同期がとれることになる。さらに、この一相を多相に
すれば、画像信号周期TのKの精度に従ったより高精度
な同期を行うことができる0 一相クロックの場合の水平同期信号りおよびビデオ信号
匍のタイミング関係を第10@(4)および俤)に、多
相クロックの場合における両信引ΦおよびVDOのタイ
ミング関係を第1/図(4)および(2)にそれぞれ示
す。
ル変化するとき、J−KFFのクリアは解除される。そ
の水平同期信号肋が高レベルとなってから最初のクロッ
ク信号が人力されたJ −KFF!3あるいはデ3のい
ずれかのQ出力が高レベルになり、アンドゲート9りあ
るいはtVのどちらかのゲートが開く。このようにして
、aつのり四ツク信号のうち、水平同期信号独と同期の
とれた方が選択され、オアゲー) 10/を介してクリ
ック信号CK31として出力される。このクロック信号
CKりは直並列変換を行う為のカウンタ74に入力され
ると共に、ビデオ信号VDOをサンプリングするために
信号処理回路7jのビデオ信号サンプリング用のシフト
レジスタ///に供給する。このシフトレジスタ///
はサンプリングを行うと共に亭ビットの信号//3を出
力する。この信号//Jをラッチ回路//1に入力する
と共に、カウンタ71によって只の周波数にカウントダ
ウンされた信号/コlをラッチ回路//jtに入力する
と、ダビット単位の出力信号タデが得られる。なお、第
を図における各信号は、第を図(4)−〜(ト)のそれ
ぞれに対応する。このように動作する本同期団路の特徴
は、多相り窒ツク信号の発生および水平同期信IDに同
期した位相の選択につし1て、本回路例では一相(/I
t10位相)のクロックについて述べた。この場合、水
平同期信号四を基準にして、画像信号周期iの%の精度
で同期がとれることになる。さらに、この一相を多相に
すれば、画像信号周期TのKの精度に従ったより高精度
な同期を行うことができる0 一相クロックの場合の水平同期信号りおよびビデオ信号
匍のタイミング関係を第10@(4)および俤)に、多
相クロックの場合における両信引ΦおよびVDOのタイ
ミング関係を第1/図(4)および(2)にそれぞれ示
す。
ところで、同程度の精度のサンプリングクロックを得る
方法として、他にビデオ(画像)信号VDOのダ倍の周
波数の発振器を有し1水平開期信号囮と同期をとる方式
がある。その圃路例を第1−図に示す。ここで、/Jノ
は発振器であり、ビデオ信号匍の参倍の周波数の信号l
コ3を発生させも水平同期入力端子/J/に水平同期信
号即を入力しておき、この水平同期信号皿と信号/−3
とをアントゲ−) /J3に供給し、その出力信号/J
jをカウンタtSりで計数する。このカウンタ/Jりは
、%の周波数に変換して、出力端子/Jtから出力信号
S。
方法として、他にビデオ(画像)信号VDOのダ倍の周
波数の発振器を有し1水平開期信号囮と同期をとる方式
がある。その圃路例を第1−図に示す。ここで、/Jノ
は発振器であり、ビデオ信号匍の参倍の周波数の信号l
コ3を発生させも水平同期入力端子/J/に水平同期信
号即を入力しておき、この水平同期信号皿と信号/−3
とをアントゲ−) /J3に供給し、その出力信号/J
jをカウンタtSりで計数する。このカウンタ/Jりは
、%の周波数に変換して、出力端子/Jtから出力信号
S。
を発生する。また、水平同期信号皿をカウンタistの
クリア端子に供給しておく。これらの信号のタイミング
間係を第13図(4)〜(2)に示す。つまり、ビデオ
信号VDOの参倍の周波数のり田ツクが、アントゲ−)
/JJを介して、水平同期信号皿が高レベルになった
次のクロックから%に分周される。よって、出力信号8
゜として得られるサンプリングクロックの水平同期信号
血との位相精度は%Tの精度となる。上述した方式はロ
ジック的には簡単であるが、ビデオ信号VDOが例えば
go MEI、の場合、Joy Mll、以上の発振回
路とロジックICが必要であり、通常のICでは不可能
なため、KCLIC等特殊なICが必要になる。従って
、通常のTTLICで実現可能な多相タロツク発生器と
最適位相のクロック選折回路とを有する本発明の同期回
路が有効な手段となる。
クリア端子に供給しておく。これらの信号のタイミング
間係を第13図(4)〜(2)に示す。つまり、ビデオ
信号VDOの参倍の周波数のり田ツクが、アントゲ−)
/JJを介して、水平同期信号皿が高レベルになった
次のクロックから%に分周される。よって、出力信号8
゜として得られるサンプリングクロックの水平同期信号
血との位相精度は%Tの精度となる。上述した方式はロ
ジック的には簡単であるが、ビデオ信号VDOが例えば
go MEI、の場合、Joy Mll、以上の発振回
路とロジックICが必要であり、通常のICでは不可能
なため、KCLIC等特殊なICが必要になる。従って
、通常のTTLICで実現可能な多相タロツク発生器と
最適位相のクロック選折回路とを有する本発明の同期回
路が有効な手段となる。
以上詳述した如く、本発明によれば、データのブロック
毎に最適な位相のクロックを得てサンプリング用とした
ことにより、良質なハードコピーが得られる同期回路を
実現することができる。
毎に最適な位相のクロックを得てサンプリング用とした
ことにより、良質なハードコピーが得られる同期回路を
実現することができる。
第7図は表示装置とハードコピー装置との間の信号送信
方式を説明するためのブロック図、第2図(2)および
俤)はビデオ信号と表示状態との関係を示す線図、第3
図(2)および0)は水平同期信号とビデオ信号とのタ
イミング関係を示すmg、第参図はビデオ信号をサンプ
リングするための回路を示す系統図、第3図は第q図に
示したり四ツク発生回路の一員体例を示す回路図、第4
図(2)および(B)は第j[のクロック発生回路にお
ける水平同期信号およびクロック信号を示す波形図、第
り図は1 本発明による同期回路の一実施例を示す
ブ勘ツク図、第1図(4)〜(6)は第7図における各
信号のタイミング間係を示す波形図、第を図は第り図に
示した同期回路の一具体例を示す詳細ブロック図、第7
0図(4)およびω)は1相クロックの場合の、第11
FyJ(4)および■)は多相クロックの場合のそれぞ
れの水平同期信号とビデオ信号とのタイミング関係を示
すl[15U、11172図はサンプリングクリックを
得る別具体例を示すブロック図、第73図(4)〜(ロ
)は第1−図における各信号のタイミング関係を示す波
形図である。 //・・・表示装置(CRT)、/3・・・ハードコピ
ー装置、−/・・・インターフェイス回路1.23・・
・りUツク信号、コ・・・クロック発生回路、j!・・
・水晶振動子、クト・・クロック発生、器、 クコ・・
・多相り四ツク発生器、りJ・・・クロック選択回路、
75・・・信号処理回路、り6・・・カウンタ、?/・
・・インバータ、デ3tデ!…J−に7リツプ70ツブ
、〃l・・・シフトレジスタ、//k・・・ラッチ回路
、 α・・・発振器、133・・・アンドゲート、
13り・・・カウンタ、■・・・重置同期信号、 H
D・・・水平同期信号、VDO・・・ビデオ信号。
方式を説明するためのブロック図、第2図(2)および
俤)はビデオ信号と表示状態との関係を示す線図、第3
図(2)および0)は水平同期信号とビデオ信号とのタ
イミング関係を示すmg、第参図はビデオ信号をサンプ
リングするための回路を示す系統図、第3図は第q図に
示したり四ツク発生回路の一員体例を示す回路図、第4
図(2)および(B)は第j[のクロック発生回路にお
ける水平同期信号およびクロック信号を示す波形図、第
り図は1 本発明による同期回路の一実施例を示す
ブ勘ツク図、第1図(4)〜(6)は第7図における各
信号のタイミング間係を示す波形図、第を図は第り図に
示した同期回路の一具体例を示す詳細ブロック図、第7
0図(4)およびω)は1相クロックの場合の、第11
FyJ(4)および■)は多相クロックの場合のそれぞ
れの水平同期信号とビデオ信号とのタイミング関係を示
すl[15U、11172図はサンプリングクリックを
得る別具体例を示すブロック図、第73図(4)〜(ロ
)は第1−図における各信号のタイミング関係を示す波
形図である。 //・・・表示装置(CRT)、/3・・・ハードコピ
ー装置、−/・・・インターフェイス回路1.23・・
・りUツク信号、コ・・・クロック発生回路、j!・・
・水晶振動子、クト・・クロック発生、器、 クコ・・
・多相り四ツク発生器、りJ・・・クロック選択回路、
75・・・信号処理回路、り6・・・カウンタ、?/・
・・インバータ、デ3tデ!…J−に7リツプ70ツブ
、〃l・・・シフトレジスタ、//k・・・ラッチ回路
、 α・・・発振器、133・・・アンドゲート、
13り・・・カウンタ、■・・・重置同期信号、 H
D・・・水平同期信号、VDO・・・ビデオ信号。
Claims (1)
- データ列より成るデジタルデータを送信側から受信側に
転送し、前記デジタルデータにおける有する複数のクロ
ックを発牢する多杯クーツク発生手段な具え、前記デジ
タルデータのプルツク毎に、前記複数のクロックのうち
最適な位相のクロックを選択して前記受信側のサンプリ
ングに供するように構成したことを特徴とする同期回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57003255A JPS58121851A (ja) | 1982-01-14 | 1982-01-14 | 同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57003255A JPS58121851A (ja) | 1982-01-14 | 1982-01-14 | 同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58121851A true JPS58121851A (ja) | 1983-07-20 |
Family
ID=11552352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57003255A Pending JPS58121851A (ja) | 1982-01-14 | 1982-01-14 | 同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58121851A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911008A (ja) * | 1972-05-26 | 1974-01-31 | ||
JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
-
1982
- 1982-01-14 JP JP57003255A patent/JPS58121851A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911008A (ja) * | 1972-05-26 | 1974-01-31 | ||
JPS5593350A (en) * | 1979-01-08 | 1980-07-15 | Mitsubishi Electric Corp | Clock reproduction unit |
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