JPS58121405A - Sequence controller - Google Patents
Sequence controllerInfo
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- JPS58121405A JPS58121405A JP220882A JP220882A JPS58121405A JP S58121405 A JPS58121405 A JP S58121405A JP 220882 A JP220882 A JP 220882A JP 220882 A JP220882 A JP 220882A JP S58121405 A JPS58121405 A JP S58121405A
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- sequence
- bank address
- sequence program
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15132—Bank switching
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はシーケンスコントローラに関するものであり、
更に詳しくは少ないプログラム容量で多数の制御対象を
制御することができるシーケンスコント四−ラに関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence controller,
More specifically, the present invention relates to a sequence controller capable of controlling a large number of control objects with a small program capacity.
第１図は従来のシーケンスコントローラを示すブロック
図である。同図において、プログラムカウンタ１はシー
ケンスプログラムメモリ２にアトｖスｍ号ｂ ｔ−供給
し、シーケンスプログラムメモリ２は該アドレス信号ｂ
Ｋ対応するアドレスに格納されているデータｃｔ−出力
する。データＣは、第２図に示す様に、そのステップの
制御内ｌ？指定する命令語コードｆとオペランド部分ｇ
から構成されている。オペランド部分ｇは、第１図に示
すプロセス制御対象７や内部補助リレー制御部５の内部
補助リレーを指定するコードである。シーケンスプログ
ラムメモリ２から出力されるデータＣのうち、命令語コ
ードｆは演算制御部６に入力１され、オペランド部分ｇ
は入出力制御部４に入力される。演算制御部３は命令語
コードｆを受け、更に入出力制御部４により指定され九
対象のデータをデータバスｄを介して入出力し、命令語
コードｆＫ従つ九演算処瑠を実行する。これによって、
プロセス制御対象７が制御される。その後、演算制御部
３から出力されるカウントアツプ信号ａによりプログラ
ムカウンタ１が更新され、次のプロセス制御が実行され
る。FIG. 1 is a block diagram showing a conventional sequence controller. In the figure, the program counter 1 supplies the address signal b to the sequence program memory 2, and the sequence program memory 2 supplies the address signal b
Output the data ct- stored at the address corresponding to K. Data C is within the control of that step, as shown in FIG. Specified instruction word code f and operand part g
It consists of The operand part g is a code that specifies the process control target 7 and the internal auxiliary relay of the internal auxiliary relay control unit 5 shown in FIG. Of the data C output from the sequence program memory 2, the instruction word code f is input 1 to the arithmetic control unit 6, and the operand part g
is input to the input/output control section 4. The arithmetic control unit 3 receives the command code f, inputs and outputs nine target data specified by the input/output control unit 4 via the data bus d, and executes the nine arithmetic operations according to the command code fK. by this,
A process control object 7 is controlled. Thereafter, the program counter 1 is updated by the count-up signal a output from the arithmetic control section 3, and the next process control is executed.
上述の従来のシーケンスコントローラにおいては、命令
語の種類と制御可能なプロセス制御対象の数は、それぞ
れ第２図に示す命令語コードｆとオペランド部分ｇのビ
ット数によシ規定され、従来は命令語の種類とプロセス
制御対象の数を増加させたい場合はデータＣの語長を長
くする必要が６つ九。In the conventional sequence controller described above, the type of instruction word and the number of controllable process control objects are defined by the number of bits of the instruction word code f and the operand part g shown in FIG. If you want to increase the number of word types and process control targets, it is necessary to increase the word length of data C.
一般に、命令語の種類は通常多くても５０種類程、
度でアシ、また制御規模にほとんど影響されず一定で
娶る。従って、命令語コードｆとしては高々６ビツト程
度を用意しておけば良い。In general, there are usually at most 50 types of command words.
The rate of marriage is constant, and it is almost unaffected by the control scale. Therefore, it is sufficient to prepare at most about 6 bits as the instruction word code f.
これに対して、プロセス制御対象の数は制御規模に直接
影響され、数十点から数千点まで大幅に変動する。従っ
て、汎用的なシーケンスコントローラを望む場合、オペ
ランド部分ｇのビット数を多くしなければならない。On the other hand, the number of process control targets is directly affected by the control scale and varies widely from several tens to several thousand points. Therefore, if a general-purpose sequence controller is desired, the number of bits in the operand part g must be increased.
一般にシーケンスコントローラのシーケンスプログラム
メモリ２の容量は１キ皇ワードから２０キロワードであ
り、オペランド部分ｇのビット数が。In general, the capacity of the sequence program memory 2 of the sequence controller is 1 to 20 kilowords, and the number of bits of the operand part g is 1 to 20 kilowords.
多い場合、シーケンスプログラムメモリ２の容量が大き
くなシ、コスト的にも又実装スペース的にも問題となる
。If the number is large, the capacity of the sequence program memory 2 becomes large, which causes problems in terms of cost and mounting space.
本発明はかかる従来のシーケンスコントローラの欠点に
鑑みなされたもので、シー、ケンスコントローラのシー
ケンスプログラムメモリの１ワードの語長管長くするこ
となく、多数のプロセス制御対象を制御することが可能
なシーケンスコントローラ管提供することを目的として
いる。 □本発明のシーケンスコントロー
ラは、一連のシーケンスプログラムステップを記憶して
いるシーケンスプログラムメモリから順次シーケンスプ
ログラムステップを読み出し、読み出されたシーケンス
プログラムステップに従ってシーケンス制御を実行する
シーケンスコントローラであって、上記シーケンスプロ
グラムメモリがシーケンスプログラムステップとして同
郷の制御対象を指定するバンクアドレス命令語を記憶し
ており、加えて上記バンクアドレス命令語が読み出され
九場合に読み出されたバンクアドレス命令語で指定され
た同郷の制御対象だけを制御可能の状態にする機能と、
更にバンクアドレス命令語以外の命令語が読み出された
場合に上記制御可能の状態にされた同郷の制御対象の中
から上記読み出されたバンクアドレス命令語以外の命令
語によって指定される一つの制御対象だけを実際に制御
する機能とを有するバンクアドレス変換装置が設けられ
ていることを特徴としている。The present invention was devised in view of the drawbacks of the conventional sequence controller, and it is possible to control a large number of process control objects without increasing the length of one word of the sequence program memory of the sequence controller. The controller is intended to provide tubes. □The sequence controller of the present invention is a sequence controller that sequentially reads sequence program steps from a sequence program memory storing a series of sequence program steps and executes sequence control according to the read sequence program steps, and the sequence controller executes sequence control according to the read sequence program steps. The program memory stores a bank address instruction word that specifies the same control target as a sequence program step, and in addition, the bank address instruction word specified by the read bank address instruction word is read out. A function that makes it possible to control only control targets from the same hometown,
Furthermore, when a command word other than the bank address command word is read out, one of the control objects of the same origin that has been brought into the controllable state is specified by the command word other than the bank address command word read above. The present invention is characterized in that a bank address conversion device is provided which has a function of actually controlling only the control target.
以下添付の図面に示す実施例によシ、更に詳細に本発明
べついて説明する。The present invention will be explained in more detail below with reference to embodiments shown in the accompanying drawings.
第５図は本発明の一実施例を示すものでめυ、第１図に
示す従来のシーケンスコントローラと同一部分は同一符
号を付してその説明會省略する。FIG. 5 shows an embodiment of the present invention, and the same parts as those of the conventional sequence controller shown in FIG. 1 are given the same reference numerals, and the explanation thereof will be omitted.
第５図において第１図に示す従来のシーケンスコントロ
ーラと異なる部分は、図示していないがシーケンスプロ
グラムメモリ２内に１命令語コードｆにバンクアドレス
指定命令を格納し、オペランド部分ｇにバンクアドレス
指定データを格納しているバンクアドレス命令語が記憶
されており、更にバンクアドレス変換装置６がシーケン
スプログラムメモリ２の出力側に設けられている点であ
る。In FIG. 5, the difference from the conventional sequence controller shown in FIG. 1 is that, although not shown, a bank address designation instruction is stored in one instruction word code f in the sequence program memory 2, and a bank address designation is stored in the operand part g. A bank address command word storing data is stored, and a bank address conversion device 6 is provided on the output side of the sequence program memory 2.
即ち、シーケンスプログラムメモリ２から読み出され喪
データＣの命令語コードｆがバンクアドレス指定命令で
あるとき、演算制御部５はバンクアドレス制御信号ｍｌ
ｉ出力しバンクアドレス変換装置６ｔ−機能させる。こ
れによってバンクアドレス変換装置６は、？−タＣのオ
ペランド部分ｇに記憶されているバンクアドレス指定デ
ータに対応した一つのバンクアドレス指定信号ｈｔ出力
する。That is, when the command code f of the mourning data C read from the sequence program memory 2 is a bank address designation command, the arithmetic control unit 5 outputs the bank address control signal ml.
i is output and the bank address conversion device 6t is made to function. As a result, the bank address conversion device 6 can change the ? - Outputs one bank address designation signal ht corresponding to the bank address designation data stored in the operand portion g of data C.
これＫよって、制御対象となる１つの入出力制御部４や
内部補助リレー制御部５が確定される。Accordingly, one input/output control section 4 or internal auxiliary relay control section 5 to be controlled is determined.
第４図は第３図に示すバンクアドレス変換装置の一例を
示すブロック図である。同図において、ラッチ回路１０
はバンクアドレス制御信号ｍが入力された場合に限って
データＣのオペランド部分ｇに記憶されているバンクア
ドレス指定データをラッチするものである。デコーダ１
１はラッチ回路１０にラッチされたパンクアドレス指定
データに対応する一つのバンクアドレス指定信号ｈｔ生
成するものである。尚、第５図に示すシーケンスプログ
ラムメモリ２からバンクアドレス命令語以外の命令語が
出ている場合には、ラッチ回路１０はバンク・アドレス
制御信号ｍが出力されないため作動させず、その内容は
不変である。従って、デコーダ１１から出力されている
バンクアドレス指定信号りも不変であり、オペランド部
分ｇのデータはそのままプロセス制御対象ｔＩ１１＃定
するアドレスライン１２に出力される。FIG. 4 is a block diagram showing an example of the bank address conversion device shown in FIG. 3. In the figure, a latch circuit 10
latches the bank address designation data stored in the operand portion g of data C only when the bank address control signal m is input. Decoder 1
1 generates one bank address designation signal ht corresponding to the puncture address designation data latched in the latch circuit 10. If a command word other than the bank address command word is issued from the sequence program memory 2 shown in FIG. 5, the latch circuit 10 does not operate because the bank address control signal m is not output, and its contents remain unchanged. It is. Therefore, the bank address designation signal output from the decoder 11 is also unchanged, and the data in the operand portion g is output as is to the address line 12 that specifies the process control target tI11#.
第５図（ａ）はシーケンス制御の一例を示す図でめシ、
第５図伽）紘そのプログラム例を示す図である。FIG. 5(a) is a diagram showing an example of sequence control.
FIG. 5 is a diagram showing an example of the program.
″ 第５図（ａ）のシーケンス制御は、「バンク０
番に入力される信号１００．１０１の論理積を行ない、
バンク１番の出力端子１００にそのＨ朱を出力する。」
という内容のものである。第５図（ｂ）はそのプログラ
ム例であるが、同図において、ＣＨＡＮＧＥはバンクア
ドレス指定命令であｊｌ）、ＳＴＲはデータをアキュー
ムレータに入力するという命令であり、Ｍのはデータと
アキニームレータの値との論理積を行ない、その結果を
再びアキュームレータにセットするという命令でＴｏシ
、ＯＵＴはアキュームレータの内容を出力するという命
令である。ここで、ＣＨＡＮＧＥが本発明に関係する命
令であり、これを取り去ると従来のプログラム例となる
。従って、本発明を用いても基本的には従来のプログラ
ム方法に変更がないことがわかる。'' The sequence control in FIG. 5(a) is ``Bank 0
Performs the AND of the signals 100 and 101 input at the
The H vermilion is output to the output terminal 100 of bank No. 1. ”
The content is as follows. FIG. 5(b) is an example of the program. In the same figure, CHANGE is a bank address designation command, STR is a command to input data to an accumulator, and M is a command to input data and an accumulator. OUT is an instruction to perform logical AND with the value of , and set the result in the accumulator again, and OUT is an instruction to output the contents of the accumulator. Here, CHANGE is a command related to the present invention, and if this command is removed, the program becomes a conventional program example. Therefore, it can be seen that there is basically no change in the conventional programming method even if the present invention is used.
以上の説明から明らかな様に本実施例によれば、オペラ
ンド部分ｇのビット長が例えば１０ビツトであったとす
ると、従来例では最大２”＝ １０２４点までしか制御
対象を指定できなかったが、本実施例ではオペランド部
分ｇのビット長を変更することな（２”Ｘ ２１０＝
１０４８５７６点′まで制御可能となる。 □以
上の説明から明らかな様に、本発明によれば、従来のシ
ーケンスコントローラのシーケンスプログラムメモリと
同じ容量のシーケンスプログラムメモリで、制御可能点
数が従来ｎ点であるとするとｎ２点まで拡張できる効果
を有する。As is clear from the above description, according to this embodiment, if the bit length of the operand part g is, for example, 10 bits, in the conventional example, only a maximum of 2'' = 1024 points can be specified to be controlled. In this embodiment, the bit length of the operand part g is not changed (2"X 210=
It is possible to control up to 1048576 points'. □As is clear from the above explanation, according to the present invention, the number of controllable points can be expanded from n points to n2 points with a sequence program memory of the same capacity as the sequence program memory of a conventional sequence controller. has.
【図面の簡単な説明】
第１図は従来のシーケンスコントローラの一例を示すブ
ロック図、第２図はシーケンスプログラムメモリの１ス
テップ分のデータ構成を示す図、第５図は本発明のジ−
タンスプログラムメモリの一実施例を示すブロック図、
第４図は第３図に示すバンクアドレス変換装置の−ＩＦ
ＩＪｔ示すブロック図、第５図（ａ）はシーケンス制御
の一例を示す図、第５図（ｂ）は本発明のシーケンスコ
ントローラを用いて第５図（ａ）のシーケンス制御を実
行する場合のシーケンスプログラムの一例を示す図であ
る。
１・・・プログラムカウンタ、２・・・シーケンスプロ
グラムメモリ、３・・・演算制御部、４・・・入出力制
御部、５・・・内部補助リレー制御部、６・・・バンク
アドレス変換装置、７・・・プロセス制御対象、１０・
・・ラッチ回路、１１・・・デコーダ、ｂ・・・アドレ
ス信号、Ｃ・・・第１図
〜
第３ 図
ＣＨＡＮＧＥ −−−０
５ＴＲ−−−１００
ＡＮＤ −−−１０１
ＣＨＡＮＧＥ −−−１
ＯＵＴ−一一１００[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a block diagram showing an example of a conventional sequence controller, FIG. 2 is a diagram showing the data structure of one step of a sequence program memory, and FIG. 5 is a block diagram showing an example of a conventional sequence controller.
A block diagram illustrating an embodiment of a storage program memory,
Figure 4 shows the -IF of the bank address conversion device shown in Figure 3.
A block diagram showing IJt, FIG. 5(a) is a diagram showing an example of sequence control, and FIG. 5(b) is a sequence when executing the sequence control of FIG. 5(a) using the sequence controller of the present invention. FIG. 3 is a diagram showing an example of a program. DESCRIPTION OF SYMBOLS 1... Program counter, 2... Sequence program memory, 3... Arithmetic control section, 4... Input/output control section, 5... Internal auxiliary relay control section, 6... Bank address conversion device , 7... Process control target, 10.
...Latch circuit, 11...Decoder, b...Address signal, C...Figures 1 to 3 CHANGE ---0 5TR---100 AND ---101 CHANGE ---1 OUT -11 100
Claims (1)
ーケンスプログラムメモリから順次そのシーケンスプロ
グラムステップを読出し、該続出されたシーケンスプロ
グラムステップに従ってシーケンス制御を実行するシー
ケンスコントローラにおいて、前記シーケンスプログラ
ムメモリがシーケンスプログラムステップとして同解の
制御対象を指定するバンクアドレス命令語を記憶してお
シ、かつ、バンクアドレス命令語が読出された場合にそ
の読出されたバンクアドレス命令語で指定された同解の
制御対象だけを制御可能にする機能と、バンクアドレス
命令語以外の命令語が読出された場合に前記制御可能の
状態にされた同解の制御対象の中から、前記読出された
バンクアドレス命令語以外の命令語に°よって指定され
る１つの制御対象だけを実際に制御する機能とを有した
パン、クアドレス変換装置が設けられていることを特徴
とするシーケンスコントローラ。In a sequence controller that sequentially reads a sequence program step from a sequence program memory storing a series of sequence program steps and executes sequence control according to the sequentially read sequence program steps, the sequence program memory is understood as a sequence program step. A bank address instruction word that specifies a control target can be stored, and when a bank address command word is read, only the same control object specified by the read bank address command word can be controlled. and when a command word other than the bank address command word is read out, a command word other than the read bank address command word is selected from among the same control targets that are set to the controllable state. Accordingly, a sequence controller is provided with a pan/quad address conversion device having a function of actually controlling only one designated control target.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220882A JPS58121405A (en) | 1982-01-12 | 1982-01-12 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP220882A JPS58121405A (en) | 1982-01-12 | 1982-01-12 | Sequence controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121405A true JPS58121405A (en) | 1983-07-19 |
Family
ID=11522924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP220882A Pending JPS58121405A (en) | 1982-01-12 | 1982-01-12 | Sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121405A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807178A (en) * | 1985-11-16 | 1989-02-21 | Hitachi, Ltd. | Programmable sequence controller having indirect and direct input/output apparatus |
-
1982
- 1982-01-12 JP JP220882A patent/JPS58121405A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807178A (en) * | 1985-11-16 | 1989-02-21 | Hitachi, Ltd. | Programmable sequence controller having indirect and direct input/output apparatus |
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