JPH02178836A - Central arithmetic processing unit - Google Patents
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- JPH02178836A JPH02178836A JP33415988A JP33415988A JPH02178836A JP H02178836 A JPH02178836 A JP H02178836A JP 33415988 A JP33415988 A JP 33415988A JP 33415988 A JP33415988 A JP 33415988A JP H02178836 A JPH02178836 A JP H02178836A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はプログラム記憶方式のデジタルコンピュータ
の中央演算処理に関し、特に、マイクロコンピュータで
使用するのに適した中央演算処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to central processing in a program storage type digital computer, and more particularly to a central processing unit suitable for use in a microcomputer.
［従来技術］
一般に、プログラム記憶方式のコンピュータの中央演算
処理装置ではプログラムメモリから逐次、プログラム語
を読み出し、そのオペコードフィールドにある情報（オ
ペコード）を解読することにより、制御が行われる。し
たがって、コンピュータで実行できる命令の数（命令セ
ットの大きさ）は必然的にオペコードフィールドの長さ
によって規定される。例えば、オペコードフィールドの
長さが３ビツトであれば、最大で２３；８通りの命令し
か実行できない。オペコードフィールドを長くすれば、
プログラム語のサイズが大きくなり、プログラムメモリ
の記憶容量が増大する。[Prior Art] In general, a central processing unit of a program storage type computer performs control by sequentially reading program words from a program memory and decoding information (opcode) in the opcode field. Therefore, the number of instructions that can be executed by a computer (the size of the instruction set) is necessarily defined by the length of the opcode field. For example, if the length of the opcode field is 3 bits, only a maximum of 23;8 instructions can be executed. If you make the opcode field longer,
The size of the program word increases, increasing the storage capacity of the program memory.
したがって、マイクロコンピュータのようなシステムの
規模に制約のある装置において大きな問題となる。Therefore, this becomes a big problem in devices such as microcomputers whose system size is limited.
［発明の目的］
したがって、この発明の目的は、記憶容量を増大させる
ことなくより多くの種類の命令が実行できる中央演算処
理装置を提供することである。[Object of the Invention] Therefore, an object of the present invention is to provide a central processing unit that can execute more types of instructions without increasing the storage capacity.
［発明の構成、作用］
この発明によれば、プログラムを記憶するプログラム記
憶手段と、プログラム記憶手段のアドレスを制御するア
ドレス制御回路手段と、データ記憶手段と、前記プログ
ラム記憶手段のプログラム語（アドレス信号で指定され
るメモリセルに記憶された情報）のオペコードを受け、
前記各手段の動作を制御するオペレーション制御回路手
段とを備え、プログラム語自体に含まれる次アドレス指
定子を前記アドレス制御回路手段に入力してプログラム
記憶手段に対する次アドレスを指定する中央演算処理装
置において、前記オペレーション制御回路手段に前記プ
ログラム記憶手段に対するアドレスの少なくとも一部を
命令のオペコードの一部として入力して、アドレスの少
なくとも一部とプログラム語のオペコードフィールドの
内容とで命令のオペコードを構成し、このオペコードを
オペレーション制御回路手段に解読させるようにした中
央演算処理装置が提供される。[Structure and operation of the invention] According to the present invention, a program storage means for storing a program, an address control circuit means for controlling an address of the program storage means, a data storage means, and a program word (address) of the program storage means are provided. receives the opcode of the information stored in the memory cell specified by the signal,
an operation control circuit means for controlling the operation of each of the means, and a central processing unit that inputs a next address specifier included in the program word itself to the address control circuit means to designate the next address for the program storage means. , inputting at least a part of the address for the program storage means into the operation control circuit means as part of the opcode of the instruction, and forming the opcode of the instruction by the at least part of the address and the contents of the opcode field of the program word. , a central processing unit is provided which causes operation control circuit means to decode the opcode.
この構成によれば、オペレーション制御回路手段の解読
対象であるオペコードはプログラム記憶手段のプログラ
ム語に含まれるオペコードとプログラム記憶手段に対す
るアドレスの少なくとも一部とから構成される。したが
って、オペコードの実質的な長さが長くなる。よって、
より多くの種類の命令を実行することができる。しかも
、このオペコード長の延長は、記憶容量の増大なしに実
現される。According to this configuration, the operation code to be decoded by the operation control circuit means is composed of the operation code included in the program word of the program storage means and at least a part of the address for the program storage means. Therefore, the actual length of the opcode becomes longer. Therefore,
More types of instructions can be executed. Moreover, this extension of the opcode length is achieved without increasing the storage capacity.
［実施例］ 以下、図面を参照してこの発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
制御用ＲＯＭＩは図示の中央演算処理装置を制御するプ
ログラムを記憶している。ＲＡＭアドレス制御部２は制
御用ＲＯＭＩから出力されるプログラム語のうちＲＡＭ
３のアドレスを指定するデータをラッチし、ＲＡＭ３を
アクセスするタイミングを制御する。ＲＡＭ３はデータ
メモリであり、アクセスされたアドレスのデータをデー
タバスに出力する。演算部４はデータバスに乗ってきた
データを適正なタイミングでラッチし、プログラム命令
に従った演算を行う。演算結果はＲＡＭ３に入力される
。入力ボート５は外部からの入力データを所定のタイミ
ングでラッチしており、命令に従ってそのデータをデー
タバスに乗せる。出力ポートロはデータバスのデータを
ラッチし、外部に出力する。ＲＯＭアドレス制御部７は
制御用ＲＯＭＩのアドレスを制御する回路であり、制御
用ＲＯＭＩからのプログラム語に含まれるＲＯＭネクス
トアドレスを指定するデータ（次アドレス指定子）とデ
ータバスから来るデータとから、制御用ＲＯＭＩに対す
る次のアドレスを出力する。The control ROMI stores a program for controlling the illustrated central processing unit. The RAM address control unit 2 selects the RAM from among the program words output from the control ROMI.
The data specifying address 3 is latched and the timing of accessing RAM 3 is controlled. RAM3 is a data memory and outputs data at the accessed address to the data bus. The arithmetic unit 4 latches data arriving on the data bus at appropriate timing and performs arithmetic operations according to program instructions. The calculation result is input to RAM3. The input port 5 latches input data from the outside at a predetermined timing, and puts the data on the data bus according to a command. The output port latches data on the data bus and outputs it to the outside. The ROM address control unit 7 is a circuit that controls the address of the control ROMI, and uses the data (next address specifier) that specifies the ROM next address included in the program word from the control ROMI and the data coming from the data bus. Outputs the next address for the control ROMI.
制御用ＲＯＭＩからの次アドレス指定子はＲＯＭアドレ
スの一部（図では下位アドレス）を表わし、通常動作中
は、ＲＯＭアドレス制御部７は上位アドレス（ページ）
を保持し、下位アドレスに、制御用ＲＯＭＩからの次ア
ドレス指定子を代入して制御用ＲＯＭＩの次アドレスを
指定する。The next address specifier from the control ROMI represents a part of the ROM address (lower address in the figure), and during normal operation, the ROM address control unit 7 represents the upper address (page).
is held, and the next address specifier from the control ROMI is assigned to the lower address to designate the next address of the control ROMI.
ただし、ジャンプ命令（別のページのアドレスへのジャ
ンプ命令）のときにはデータバスからのデータにより上
位アドレスも変更される。ゲート回路８はＲＡＭ３のア
ドレスまたは即値を表わすデータ（オペランド）を受け
、ＲＡＭ３アドレス指定のときにはそのデータをＲＡＭ
アドレス制御部２に入力し、即値のときにはデータバス
、演算部４を通してＲＡＭ３のアドレスに入力する。However, in the case of a jump instruction (a jump instruction to the address of another page), the upper address is also changed by data from the data bus. The gate circuit 8 receives data (operand) representing the address or immediate value of RAM3, and when RAM3 address is specified, transfers the data to RAM3.
It is input to the address control section 2, and when it is an immediate value, it is input to the address of the RAM 3 through the data bus and the calculation section 4.
以上の各回路の動作はコマンド解析部９（オペレーショ
ン制御回路）で行われる命令の解読の結果として得られ
る各種制御信号によって制御される。この発明の特徴は
このコマンド解析部９に、プログラムメモリである制御
用ＲＯＭＩのプログラム語に含まれるオペコード（コマ
ンド）だｔｔ−ｃ’なく、ＲＯＭアドレス制御部７の出
力するＲＯＭアドレスの一部も入力される点である。こ
の実施例ではＲＯＭアドレスの最下位ピッ） （ＬＳＢ
）をコマンド解析部９に入力している。The operations of each of the circuits described above are controlled by various control signals obtained as a result of decoding the command performed by the command analysis section 9 (operation control circuit). The feature of this invention is that the command analysis section 9 does not include the operation code (command) tt-c' included in the program word of the control ROMI which is the program memory, but also a part of the ROM address output from the ROM address control section 7. This is the point to be input. In this embodiment, the lowest bit of the ROM address) (LSB
) is input to the command analysis section 9.
ここで、第２図を参照して、プログラム語のフォーマッ
トを説明する。プログラム語は１６ビツト長であり、ビ
ットＤＩ２〜Ｄ１５は被演算レジスタのアドレス（ＲＡ
Ｍ３のアドレス）を指定し、ピッ）Ｄ８〜Ｄ１１は演算
レジスタのアドレス（ＲＡＭ３のアドレス）か、演算に
用いる数値を表わす。ビットＤ５〜Ｄ７はオペコード（
コマンド）を表わし、ビットＤＯ〜Ｄ４は次に実行する
オペレーションのＲＯＭアドレスの下位５ビツトを表わ
す。ＲＯＭアドレスは９ビツト（Ａｏ”Ａｓ）から成り
、下位５ビツト（Ａｏ〜Ａ４）はこのピッ）ＤＯ−Ｄ４
で指定されるが、上位４ピツ） （Ａｓ−Ａｓ ）はジ
ャンプ命令を用いて指定しない限り変わらない。したが
って制御用ＲＯＭＩの容量は１６ビツトＸ２９ ＝８に
ビットである。Here, the format of the program word will be explained with reference to FIG. The program word is 16 bits long, and bits DI2 to D15 are the address of the operated register (RA
D8 to D11 represent the address of the calculation register (address of RAM3) or the numerical value used for calculation. Bits D5 to D7 are the opcode (
bits DO to D4 represent the lower five bits of the ROM address of the next operation to be executed. The ROM address consists of 9 bits (Ao"As), and the lower 5 bits (Ao to A4) are this bit)DO-D4
However, the top four bits (As-As) do not change unless specified using a jump instruction. Therefore, the capacity of the control ROMI is 16 bits x 29 =8 bits.
ここで第３図に示すような、１１種のコマンドを実現す
ることを考えてみる。第３図において、ＡはＤ１２〜Ｄ
１５で指定される被演算レジスタ、ＢＲはＤ８〜Ｄｌｌ
で指定される演算レジスタ、ＢＣはＤ８〜Ｄｌｌで示さ
れる数値である。Let us now consider implementing 11 types of commands as shown in FIG. In Figure 3, A is D12-D
The operand register specified by 15, BR is D8 to Dll.
The calculation register BC designated by is the numerical value indicated by D8 to Dll.
（Ａ＋ＢＲ）はレジスタＡにレジスタＢＲの値を加算す
る命令、Ａ＋ＢＣはレジスタＡに数値ＢＣを加算する命
令、Ａ−ＢＲはレジスタＡからレジスタＢＲの値を減算
する命令、Ａ−ＢｃはレジスタＡから数値ＢＣを減算す
る命令、Ａ４−ＢＲはレジスタＡにレジスタＢＲの値を
代入する命令、Ａ４−ＢＣはレジスタＡに数値ＢＣを代
入する命令、ＪｕｍｐＢ＋＋は制御用ＲＯＭＩの上位ア
ドレス（Ａ５〜Ａ８）をレジスタＢＲの値にする命令、
ＪｕｍｐＢｃは制御用ＲＯＭＩの上位アドレス（Ａ５〜
Ａ８）を数値Ｂｃ （０８〜Ｄｌｌ）にする命令、Ｋ
ｅｙ＋Ｂ）（は出力ポートロにレジスタＢＲの値を出力
させる命令、Ｋｅｙ＋Ｂｃは出力ポートロに数値Ｂｃ
（Ｄ８〜Ｄｌｌ）を出力させる命令、Ａ＋Ｋｅｙは入
力ポート５の値をレジスタＡに代入する命令である。(A+BR) is an instruction to add the value of register BR to register A, A+BC is an instruction to add numerical value BC to register A, A-BR is an instruction to subtract the value of register BR from register A, and A-Bc is an instruction to subtract the value of register BR from register A. An instruction to subtract a numerical value BC from . ) to the value of register BR,
JumpBc is the upper address of the control ROMI (A5~
Instruction to set A8) to numerical value Bc (08~Dll), K
ey + B) (is an instruction to output the value of register BR to the output port, and Key + Bc is the command to output the value of register BR to the output port.
The instruction to output (D8 to Dll), A+Key, is an instruction to assign the value of input port 5 to register A.
第３図に従えば命令は全部で１１種あるが制御用ＲＯＭ
ＩのオペコードＤ５〜Ｄ７をデコードしただけでは８種
しかできない。そこで、この実施例ではＤ８〜Ｄｌｌが
レジスタのアドレスを表わすか、数値を表わすかを制御
用ＲＯＭＩのオペコードＤ５〜Ｄ７で区別するのではな
く、ＲＯＭ１のアドレスのＬＳＢで区別する。すなわち
、制御用ＲＯＭＩのオペコードＤ５〜Ｄ７からは第４図
に示すように６種類のコマンドを得、各々のコマンドに
ついて、Ｂ（Ｄ８〜Ｄｌｌ）がレジスタのアドレスを表
わすのか、数値を表わすのかはそのときのＲＯＭＩのア
ドレスのＬＳＢが“ｏ″であるのか“１”であるのかに
よって区別している。According to Figure 3, there are 11 types of instructions in total, but the control ROM
Only by decoding the operation codes D5 to D7 of I, only eight types can be obtained. Therefore, in this embodiment, whether D8 to Dll represent register addresses or numerical values is determined not by the operation codes D5 to D7 of the control ROMI, but by the LSB of the address of ROM1. That is, six types of commands are obtained from the operation codes D5 to D7 of the control ROMI as shown in FIG. 4, and for each command, it is determined whether B (D8 to Dll) represents a register address or a numerical value. A distinction is made depending on whether the LSB of the ROMI address at that time is "o" or "1".
コマンド解析部９におけるデコード部の構成を第５図に
示す。図示のように、ＲＯＭＩのアドレスの最下位ピッ
）ＡＯにより、コマンドが振り分けられることが分る。The configuration of the decoding section in the command analysis section 9 is shown in FIG. As shown in the figure, it can be seen that commands are distributed according to the lowest digit (AO) of the ROMI address.
第５図の場合、偶数アドレスに入っているプログラム語
については、Ｄ８〜Ｄｌｌのフィールドをレジスタ指定
と解釈し、奇数アドレスに入っているプログラム語につ
いては同じフィールドＤ８〜Ｄｌｌを数値として解釈し
ている。例えば、偶数アドレスのオペコードＤ５〜Ｄ７
が“ｏ ｏ ｏ ”ならばＡ＋ＢＲを実行し、奇数アド
レスで“’ｏｏｏ”ならばＡ＋Ｂｃを実行する。In the case of Figure 5, for program words located at even addresses, fields D8 to Dll are interpreted as register specifications, and for program words located at odd addresses, the same fields D8 to Dll are interpreted as numerical values. There is. For example, opcodes D5 to D7 of even addresses
If it is "o o o", A+BR is executed, and if it is an odd address and "'ooo", A+Bc is executed.
最後に、実施例と特許請求の範囲との対応関係について
述べると、制御用ＲＯＭＩがプログラム記憶手段に対応
し、ＲＯＭアドレス制御部７がアドレス制御回路手段に
対応し、演算部４が演算回路手段に対応し、ＲＡＭ３が
データ記憶手段に対応し、コマンド解析部９がオペレー
ション制御回路手段に対応している。Finally, to describe the correspondence between the embodiments and the claims, the control ROMI corresponds to the program storage means, the ROM address control section 7 corresponds to the address control circuit means, and the calculation section 4 corresponds to the calculation circuit means. Correspondingly, the RAM 3 corresponds to data storage means, and the command analysis section 9 corresponds to operation control circuit means.
以上で実施例の説明を終えるが、この発明の範囲を逸脱
しない範囲で種々の変形、変更が可能である。例えば、
上記実施例では制御用ＲＯＭＩのアドレスの１ビツトを
コマンド解析に用いたが複数のビットをコマンド解析に
用いてもよい。デコードの一例を第６図に示す。ここで
は、制御用ＲＯＭＩのアドレスＡ２、Ａ３、Ａ４の論理
積をとり、それが“０″のときにはフィールドＤ８〜Ｄ
ｌｌを演算レジスタのアドレスとして解釈し、“ｌ”の
ときにはフィールドＤ８〜Ｄｌｌを数値として解釈して
いる。したがって、下位アドレスがＯ〜２７の範囲を演
算レジスタ指定用の命令に割り当て、下位アドレスが２
８〜３１の範囲と数値指定用の命令（即値命令のクラス
）に割り当てることができる。更に、制御用ＲＯＭＩの
アドレスの複数ビットのそれぞれまたは任意の組み合わ
せに２系列のコマンド識別の機能をもたせることも容易
に実現できる。Although the description of the embodiments has been completed above, various modifications and changes can be made without departing from the scope of the present invention. for example,
In the above embodiment, one bit of the address of the control ROMI is used for command analysis, but a plurality of bits may be used for command analysis. An example of decoding is shown in FIG. Here, the logical product of the addresses A2, A3, and A4 of the control ROMI is taken, and if it is "0", the fields D8 to D8 are
ll is interpreted as an address of an arithmetic register, and when it is "l", fields D8 to Dll are interpreted as numerical values. Therefore, the range of lower addresses 0 to 27 is assigned to instructions for specifying arithmetic registers, and the lower addresses are 27.
It can be assigned to instructions in the range 8 to 31 and for specifying numerical values (immediate instruction class). Furthermore, it is easily possible to provide a function for identifying two series of commands to each or any combination of a plurality of bits of the address of the control ROMI.
［発明の効果］
以上のように、この発明では中央演算処理装置のオペレ
ーション制御回路手段が解読すべき対象をプログラム記
憶手段のプログラム語に含まれるオペコードだけでなく
、プログラム記憶手段に対するアドレスの少なくとも一
部も含めて構成しているので、中央演算処理装置で扱う
ことのできる命令の種類を豊富にすることができ、しか
も、そのために記憶容量の犠牲を払う必要がない。[Effects of the Invention] As described above, in the present invention, the operation control circuit means of the central processing unit decodes not only the operation code included in the program word of the program storage means but also at least one of the addresses for the program storage means. Since the central processing unit is configured to include a section, the types of instructions that can be handled by the central processing unit can be expanded, and there is no need to sacrifice storage capacity for this purpose.
第１図はこの発明の実施例に係る中央演算処理装置のブ
ロック図、第２図はプログラム語のフォーマットを示す
図、第３図は制御ＲＯＭのアドレスの最下位ビットも含
めて解読されるコマンドのセットを示す図、第４図はプ
ログラム語のオペコードから解読されるコマンドのセッ
トを示す図、第５図はコマンド解析部の要部を示す図、
第６図は変形例として制御ＲＯＭのアドレスのビットＡ
２、Ａ３、Ａ４を用いてコマンドを解読するコマンド解
析部の要部を示す図である。
１・・・・・・制御用ＲＯＭ、３・・・・・・ＲＡＭ、
４・・・・・・演算部、７・・・・・・ＲＯＭアドレス
制御部、９・・・・・・コマンド解析部。FIG. 1 is a block diagram of a central processing unit according to an embodiment of the present invention, FIG. 2 is a diagram showing the format of a program word, and FIG. 3 is a command to be decoded including the least significant bit of the address of the control ROM. FIG. 4 is a diagram showing a set of commands decoded from the opcode of a program word, FIG. 5 is a diagram showing the main parts of the command analysis section,
FIG. 6 shows bit A of the address of the control ROM as a modified example.
2, A3, and A4 are used to decode commands. FIG. 1...Control ROM, 3...RAM,
4... Arithmetic section, 7... ROM address control section, 9... Command analysis section.
Claims (1)
グラム記憶手段のアドレスを制御するアドレス制御回路
手段と、演算回路手段と、データを記憶するデータ記憶
手段と、前記プログラム記憶手段のプログラム語のオペ
コードが入力され、前記各手段の動作を制御するオペレ
ーション制御回路手段とを備え、前記プログラム語には
前記プログラム記憶手段に対する次アドレスの少なくと
も一部を指定する次アドレス指定子が含まれ、この次ア
ドレス指定子が前記アドレス制御回路手段に入力される
構成の中央演算処理装置において、 前記アドレス制御手段から前記プログラム記憶手段に入
力されるアドレス信号の少なくとも一部が前記オペレー
ション制御回路手段にも入力され、該オペレーション制
御回路手段は、入力された前記プログラム語のオペコー
ドと前記アドレス信号の一部を命令のオペコードとして
その解読を行うことを特徴とする中央演算処理装置。[Scope of Claims] A program storage means for storing a program, an address control circuit means for controlling an address of the program storage means, an arithmetic circuit means, a data storage means for storing data, and a program for the program storage means. operation control circuit means for inputting a word opcode and controlling operation of each of said means, said program word including a next address specifier for specifying at least a portion of a next address for said program storage means; In the central processing unit configured such that the next address specifier is input to the address control circuit means, at least a part of the address signal input from the address control means to the program storage means is also input to the operation control circuit means. A central processing unit, wherein the operation control circuit means decodes the input operation code of the program word and a part of the address signal as an instruction operation code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33415988A JPH02178836A (en) | 1988-12-29 | 1988-12-29 | Central arithmetic processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33415988A JPH02178836A (en) | 1988-12-29 | 1988-12-29 | Central arithmetic processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178836A true JPH02178836A (en) | 1990-07-11 |
Family
ID=18274200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33415988A Pending JPH02178836A (en) | 1988-12-29 | 1988-12-29 | Central arithmetic processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178836A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012226846A (en) * | 2011-04-15 | 2012-11-15 | Honda Motor Co Ltd | Fuel cell system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583939A (en) * | 1978-12-20 | 1980-06-24 | Hitachi Ltd | Microprogram control processor |
-
1988
- 1988-12-29 JP JP33415988A patent/JPH02178836A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583939A (en) * | 1978-12-20 | 1980-06-24 | Hitachi Ltd | Microprogram control processor |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012226846A (en) * | 2011-04-15 | 2012-11-15 | Honda Motor Co Ltd | Fuel cell system |
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